EDA:将20M的时钟信号分频生成5khz的方波，再将此方波分频生成1khz占空比为50%的方波。用vhdl语言编写.

用555定时器设计一个1KHz的方波振荡器。要求方波的占空比为50%并将1KHz的方波分频为1Hz方波，用74LS390。~

必然是电子1的

参考如下电路：



手打不易，如有帮助请采纳，谢谢！！

下面是n分频器的VHDL描述，你只要将两个分频器串联起来就行了。第一个的分频系数为20MHz/10KHz=2000，第二个的分频系数为10KHz/1KHz=10，再将第一个分频器的输出通过一个D触发器构成的2分频器（将q_n输出端反馈至d输入端，输出端q即为输入端clk的2分频）即可。

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity div is
generic(n:integer :=2000);
port (clk:in std_logic;
q:out std_logic);
end div;
architecture behave of div is
signal count :integer range n-1 downto 0:=n-1;
begin
process(clk)
begin
if (clk'event and clk='1' and clk'last_value ='0') then
count<=count-1;
if count>=n/2 then
q<='0';
else
q<='1';
end if;
if count<=0 then
count<=n-1;
end if;
end if;
end process;
end behave;

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汉滨区19590176631： vhdl 20M时钟,如何分频得到921.6K的时钟 - ？
善蔡清眩： 20MHz的时钟信号,分频至921.6KHz的话,分频系数约为21.70139,如果取21.7的话,分频输出的clkout频率约为921.659KHz.对于分频系数为21.7的分频电路,可以采用将分频器设计成7次22分频加上3次21分频的办法,为了使输出信号抖动小一些,可以这样设计:2次22分频+1次21分频+2次22分频+1次21分频+3次22分频+1次21分频.为了设计描述简洁,可以将22分频电路设计成一个过程,将“2次22分频+1次21分频”设计成另一个过程.在顶层描述中,调用3次“2次22分频+1次21分频”后,再调用一次22分频电路过程就行了.

汉滨区19590176631： eda 怎么产生一个固定频率的时钟信号 - ？
善蔡清眩： 就是用计数器,240hz时,每一个1/240 产生一个时钟上升沿,这是你的基本时钟,用来计数,记到240时就赋值一次,这个值就是1hz的了,其他的同理,只是计数的个数不一样,10hz就计数24次,16hz就计数15次,如果要得到2.6元计费控制,则要产生一个26hz的频率,240hz不能直接分频到26的,因为他们不是整数倍关系,要先进行倍频再分频,比如倍频13倍,再分频120倍就得到26hz了 追问 我已经研究到了.260HZ可以满足到.你是唯一一个回复这么准确.分给你

汉滨区19590176631： eda秒表程序 - ？
善蔡清眩： 1. “分分:秒秒”计数器设计 我们要实现“分分:秒秒”显示的电子秒表,需要设计计数频率为1Hz 的 计数器.因为“分分:秒秒”的结构对应有4个十进制数字(个位的秒,十位的 秒,个位的分,十位的分),如果采用统一计数再分别求出...

汉滨区19590176631： EDA,设计一个1000分频的分频器? - ？
善蔡清眩： 令clk为原始时钟,则1000分频的时钟其行为可以表述成“由clk计数,每计500个脉冲,输出信号clkout翻转一次”.因此,可以用verilog语言实现,代码如下:module clk_divider(clk, rst, clkout); input clk,rst; output clkout; reg clkout; reg [8:0] ...

汉滨区19590176631： eda数字电子钟程序？
善蔡清眩： 数码管的扫描显示: LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; -字模输出模块 USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY SEL IS PORT(CLK:IN STD_LOGIC; Q:OUT STD_LOGIC_VECTOR(2 DOWNTO 0)); --输入选通信号 ...

汉滨区19590176631： 20M时钟如何转换为16M时钟,用的是verilog编程,在FPGA中,有人指点说用锁相环,但具体如何用不清楚,？
善蔡清眩： <p>Quartus 里面可以实现:</p> <p></p> <p>I/O里面 ALTPLL 生成一个分频模块,将输入时钟设为20M,输出时钟设为16M</p> <p></p> <p>其他设置,看具体选项,生成一个verilog文件,到时候调用模块即可.</p>

汉滨区19590176631： fpga如何二分频 - ？
善蔡清眩： FPGA是大规模可编程器件,芯片,主要是门阵列芯片.根据你的硬件程序,它可以“变成”任何电路,CPU,DSP,或者是图形处理器,等等..分频器一般用计数器就可以实现了.2分频,也就是说对原来的时钟计数,每记2个数让新的时钟输出翻转.新的时钟周期不就是原来的2倍么,这就完成了2分频.同理可以实现任意分频,只要用计数器记满你想分频的倍率然后让新时钟输出翻转即可. 翻转的意思是,1变0,0变1.

汉滨区19590176631： 求eda数字钟设计程序 - ？
善蔡清眩： 1.Topclock(元件例化 顶层文件) Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_arith.all; Use ieee.std_logic_unsigned.all; Entity topclock is Port(clk,clr,en,m1,h1:in...

汉滨区19590176631： 用VHDL语言实现分频,选择哪个时钟实现分频产生1HZ,23HZ,25HZ,28HZ,30HZ - ？
善蔡清眩： 你试一下用与48.3kHz接近或者成整数倍关系的频率做主频,然后分频.

汉滨区19590176631： 谁能帮我写一个eda六十进制时钟信号的编程(还要有清零端),谢谢各位了. - ？
善蔡清眩： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt10 is port(clk,rst,en:in std_logic; cq:out std_logic_vector(3 downto 0); cout:out std_logic); end cnt10; architecture behav of cnt10 is begin process(clk,rst,en) variable ...