对verilog的 仿真和综合有什么区别，具体一点
verilog是硬件语言，并且提供了仿真功能
IC设计中常用的综合工具是Design Compiler
综合的时候，会涉及到可合成与否的问题，这在verilog里面有讲（哪些语句是可合成的，哪些是不可合成的；仿真的话，就需要用testbench去灌输激励到design中，看出现的结果是否为我们所期望的 -----> 所以说，综合和仿真对模块的编写风格要求的差异就是“是否可综合”
╮(╯▽╰)╭为什么总是纠结在这些上面呢。
1。所谓功能仿真，就是你的code写完之后，你要实现的功能是否能work，比如你写一个计数器，让他计数到10，翻转，同时清零，重新计数，这就会是一个分频电路。那么功能仿真就是要验证你这个功能是否是正确的，别tmd计数到9就翻了，或者计数到10没有清0。功能仿真当然不考虑竞争冒险和门电路延迟，你只是看你的功能是否正确，你考虑延迟干嘛。
2。所谓综合后仿真，就是你刚才编出来的代码，第一个是否能被综合工具综合，如果可以综合，此时综合工具就会把相关的延迟信息加入进来，以判断你的代码是否会有什么问题，比如你要求的始终太快，cnt计数就会有问题了。此时的综合工具如synplify,xst,quatus（针对FPGA，如果是IC，会用dc等别的），如果你用quatus去跑跑仿真，就会比较清晰的看到延迟信息已经加入进来了
3。时序仿真是在IC上的了，各种timing问题了。FPGA就直接上板了，做那么多仿真毛用，直接上板，各种timing问题等着去解吧。
4。Modesim一般只用来功能仿真，它不能综合。
软件发面：verilog提供的关键字用于仿真绝对没问题，但是能用于综合的很少，开发工具不同能综合的关键字语句也不同。能被综合的关键字语句也会因开发者的使用原因不被综合。
从事音频设备开发好多年——VX：xuquanfugui-2020
仿真的时候你可以用任意格式的语法， 系统函数什么的
综合就需要你的语句，可以对应成具体逻辑门
问题原因如下(不同布局布线造成时序不同)：
这个reg位宽，或者你其他任意部分发生改变，你的程序就发生改变，即使变化很细微；
需要重新综合，重新布局布线；
每次布局布线 实际使用的器件和走线延时都会不同，都有可能对程序其他部分造成影响；
问题分析:
1、估计你改变其他不相关的部分，导致程序出错，一般也是程序的部分模块功能错误(或者就那一两个老是会错)，其他均正常。
2、此种应该是你的出错部分对时序要求较高，或者原理本身就存在一定冲突的可能性；
问题解决：(逐个尝试)
1、如果是ISE进行综合，在smartguide前打钩，表示不改变大的布局前提下进行重新布局。
2、学会对程序进行布局布线后的时序仿真，仔细分析模块时序，判断具体的出错部分。
3、对出错部分尝试换一种原理实现，最好时序要求不要非常高。
注：这个问题，本人也遇到过，因为对时序分析不懂，后来只能重新换一种原理实现了。
逮民吉加： verilog是硬件语言,并且提供了仿真功能 IC设计中常用的综合工具是Design Compiler 综合的时候,会涉及到可合成与否的问题,这在verilog里面有讲(哪些语句是可合成的,哪些是不可合成的;仿真的话,就需要用testbench去灌输激励到design中,看出现的结果是否为我们所期望的 -----> 所以说,综合和仿真对模块的编写风格要求的差异就是“是否可综合”
枣庄市19440536577： verilog开发,功能级仿真,综合后仿真,时序仿真有什么区别? - ？
逮民吉加： ╮(╯▽╰)╭为什么总是纠结在这些上面呢.1.所谓功能仿真,就是你的code写完之后,你要实现的功能是否能work,比如你写一个计数器,让他计数到10,翻转,同时清零,重新计数,这就会是一个分频电路.那么功能仿真就是要验证你这...
枣庄市19440536577： 对verilog设计的仿真有哪几种,各有什么特点 - ？
逮民吉加： 能够在不同的抽象层次上, 如系统级、行为级、RTL(Register Transfer Level)级、 门级和开关级,
枣庄市19440536577： verilog中的“综合”究竟是什么含义? - ？
逮民吉加： 通俗的来讲,“综合”就是把你用硬件描述语言描述的电路转换成实际能够实现的真实电路的过程.包括门级或者寄存器传输级甚至是开关级.综合就是把你写的rtl代码转换成对应的实际电路. 比如你写代码assign a=b&c; EDA综合工具就会去...
枣庄市19440536577： verilog中的时序仿真 - ？
逮民吉加： 1. 功能仿真 ( 前仿真 ) 功能仿真是指在一个设计中, 在设计实现前对所创建的逻辑进行的验证其功能是否正确的过程. 布局布线以前的仿真都称作功能仿真, 它包括综合前仿真( Pre-Synthesis Simulation )和综合后仿真( Post-Synthesis ...
枣庄市19440536577： verilog hdl中什么是综合?什么是模拟? - ？
逮民吉加： 综合(Synthesis),是将RTL电路根据需求转换成门级网表的过程.首先你需要有一段行为级或RTL级HDL代码,然后根据你的需求进行约束(ASIC设计)或根据资源(FPGA)获得相应的门级的网表.模拟/仿真(Simulation),是将当前的代码进行功能验证的过程.通过仿真来确定你的代码在功能上是否正确.对于ASIC设计和高频率的FPGA设计来说,还需要进行PTPX和STA检查,来确定没有时序违例(Timing Violation).
枣庄市19440536577： verilog语言如何仿真? - ？
逮民吉加： 可以利用软件仿真.最常用的软件是QUARTUS II,可以从网络上下载破解版.9.0或者10.0什么的都行.进入软件后,新建工程project,再建立.v文件,输入你的代码,然后编译,利用软件自带的simulator功能进行仿真,即可.欢迎追问~
枣庄市19440536577： 什么是verilog 综合,什么是布局布线?具体概念和定义是什么? - ？
逮民吉加： 不需要知道概念以及定义,只需要知道他在做什么就可以了.FPGA不是死记硬背 综合 :你写完verilog之后,其实是你已经完成了硬件的描述,但是FPGA毕竟是硬件,他是不能直接知道你这个语句是描述的一个什么具体的器件的,是一个触发...
枣庄市19440536577： verilog的程序写完后,下一步怎么做?什么软件比较好进行编译和仿真? - ？
逮民吉加： 1步、写测试平台在modesim里面仿真.2步、仿真通过后如果是做FPGA的话,直接在QUARTUS II里综合一下就可以下载到FPGA里了.3、如果需要做ASIC的话需要用到DC综合,然后放到后端工具中自动布局布线生成版图,投片.当然,综...
枣庄市19440536577： Verilog HDL 需要用什么软件仿真呢?？
逮民吉加： 1. ModelSim是HDL语言专用的仿真软件, 可以用 2. Altera Quartus II, 或者Xilinx ISE带有仿真仿真功能, 还不止一种呢. 初学用这些功能即可. 3. Quartus, ISE 结合ModelSim是比较流行的做法. 原因是Q/I是IDE,针对器件, 而ModelSim在仿真方面近乎业界标准, 强强联手自然精准便捷 4. 其实其它还有很多仿真工具的, Synplify等等, 针对各自领域.尤其是芯片设计领域,各家都有杰作.
