一位全减器verilog
作者&投稿：肥詹 （若有异议请与网页底部的电邮联系）
那左19749303327问： 给出全减器的verilog描述 - ？
博尔塔拉蒙古自治州清凉回答： /* 两个4位二进制数的减法,结果输出到数码管显示 */module sub(a,b,c,en);input[3:0] a; input[3:0] b; output[7:0] c; reg[7:0] c; output en;wire[3:0] c_tmp;assign en=0; assign c_tmp=a-b;always@(c_tmp) begincase(c_tmp)4'b0000:c=8'b0000...
那左19749303327问： Verilog 全减器的错误在哪儿?为什么? - ？
博尔塔拉蒙古自治州清凉回答： 关于always模块和assign的应用有问题,你用always模块之后里面不能再用assign语句了,只需要改成逻辑函数就行,反之你可以直接通过assign函数定义函数表达式的改后的程序如下:module quanjianqi(dout, cout, a, b, ci); output dout, cout; input a, b, ci; assign {cout, dout} = a - b -ci; endmodule 这样就可以了.
那左19749303327问： 用verilog语言编写5进制减法计数器 - ？
博尔塔拉蒙古自治州清凉回答： //这是39进制计数器,可进行加减操作,为0时减操作输出38,为38是加操作输出0.你改一下就成9进制了 module counter_39{ add, dec, counter }; input add; //为1时加操作 input dec; //为1时减操作 output [5:0] counter; reg [5:0] counter; always ...
那左19749303327问： 用verilog语言设计一个7位奇偶校验电路(case语句)、一个二位全减器、一个BCD - 7段LED译码器. - ？
博尔塔拉蒙古自治州清凉回答： 这些程序都比较简单,最好自己练练,以ALU为例,输入有使能信号en,两个8位操作数,3位的运算操作符sel,输出16位结果.里面用个case语句就可以实现ALU的基本功能.
那左19749303327问： verilog一位全加器 - ？
博尔塔拉蒙古自治州清凉回答： 您好,这样的: module add_1bit (a, b, ci, s, co) input a, b, ci; //Ci为上个进位. output reg s, co; //co为当前的进位,s为加结果 always@(*)beginco = (a&b) | (b&ci) | (ci&a); if (ci)s = ! (a^b);elses = (a^b);endendmodule
那左19749303327问： 用3线 - 8线译码器和与非门设计一个全减器的真值表怎么写 - ？
博尔塔拉蒙古自治州清凉回答： 全减器真值表如下:其中Ai和Bi表示二进制数的第i位,Ci表示本位最终运算结果,即就是低位向本位借位或本位向高位借位之后的最终结果,Di-1表示低位是否向本位借位,Di表示本位是否向高位借位.Ai Bi Di-1 Ci Di0 0 0 0 00 0 1 1 10 1 0 1 10 1 1 0 11 0 0 1 01 0 1 0 01 1 0 0 01 1 1 1 1
那左19749303327问： 【求助】使用74LS283构成4位二进制全加\全减器后,怎样用Verilog HDL进行仿真 - ？
博尔塔拉蒙古自治州清凉回答： 定义输入输出端口,选择矢量波形仿真模式,选中先前定义的端口,设置好输入波形就可以得到仿真结果.
那左19749303327问： 1. 用Verilog HDL的行为描述设计一个带进位输入,输出的1位全加器 - ？
博尔塔拉蒙古自治州清凉回答： 参考代码如下, module add_1bit (a, b, ci, s, co) input a, b, ci; //Ci为上个进位. output reg s, co; //co为当前的进位,s为加结果 always@(*)beginco = (a&b) | (b&ci) | (ci&a); if (ci)s = ! (a^b);elses = (a^b);endendmodule
那左19749303327问： 求用verilog编写一个2位十进制减法计数器,要求一秒减一次 - ？
博尔塔拉蒙古自治州清凉回答： Hi, I assume the counter is 8-digit. syntax error may occur, please fix it yourself.module cnt_example ( dec_count,clk, rst_n );parameter CLK_FREQ = 16'd1000 ; //assume 1kHz clock ratereg [7:0] dec_count; reg [15:0] sec_cnt ;always@(...
那左19749303327问： 加法器和减法器verilog代码!!!~跪求 - ？
博尔塔拉蒙古自治州清凉回答： module addsub(a,b,sub,s,cout); input wire [31:0]a; input wire [31:0]b; input wire sub; output wire [31:0]s; output wire cout;assign {cout,s} = sub?a-b:a+b; endmodule
