verilog语言与C语言的区别？
verilog是硬件描述语言，在你下载进FPGA或者CPLD之后，会生成电路，所以叫硬件描述语言，且是并行运行的，并行处理；c语言是软件语言，下载到CPU之后，还是软件，而不会根据你的代码生成相应的硬件电路，且是串行处理。
学FPGA给我最大的体会就是它的编程语言是并行执行的，不像C语言那样一行一行的执行。verilog里面有个always语句，所有的always语句块全部并发执行，而always语句块内部是逐行执行的（前提是只是用阻塞赋值）。
verilog中没有中断的概念，而逐行执行指令的C语言却离不开中断。
学习verilog必须要掌握最基本的概念，像上面的阻塞赋值等等，新手都要经历这一关的，呵呵。
还有，verilog是始终离不开硬件，c语言中可以不限制循环次数，而verilog就不行，因为每循环一次就会增加FPGA内部资源的占用。
最后在说一点儿，verilog中有的语句不能被综合（Oh，什么是综合？，百度吧），像定义浮点的float就不可以，在编程时慎用。
好啦就说这些。
Verilog和C之间的区别
1、定义：
Verilog是用于模拟电子系统的硬件描述语言（HDL），而C是允许结构化编程的通用编程语
言。因此，这是Verilog和C之间的主要区别。
2、文件扩展名：
文件扩展名是Verilog和C之间的另一个区别.Verilog文件具有.v或.vh文件扩展名，而C文件具
有.c文件扩展名。
3、用法
Verilog有助于设计和描述数字系统，而C有助于构建操作系统，数据库，编译器，解释器，网
络驱动程序等。
Verilog是一种硬件描述语言（HDL），有助于描述网络交换机，微处理器，触发器等数字系
统。因此，可以使用该语言描述数字系统的硬件。
C是一种支持结构化编程的高级通用编程语言。C语言的开发人员是Dennis Ritchie。它是许多
编程语言的基础，如Python，Java等。程序员可以很容易地理解C程序，但计算机不理解它
们。因此，编译器将C源代码转换为等效的机器代码。计算机了解此机器代码，并执行程序中
定义的任务。C程序的执行速度比基于解释器的编程语言（如PHP，Python等）更快。
1、verilog是硬件描述语言，FPGA或者CPLD之后，会生成电路，所以叫硬件描述语言，且是并行运行的，并行处理；c语言是软件语言，下载到CPU之后，还是软件，而不会根据你的代码生成相应的硬件电路，且是串行处理。
2、FPGA重点不在于语言的学习而在于并行思想的理解和时序分析，在这些会了之后就是算法了。
verilog语言是设计硬件电路的，硬件电路一个特点就是并行，而C语言是串行执行的，这就是最大的区别。verilog语言最后都要转换为实际的电路的；而C语言最终转化为二进制码。
verilog是硬件描述语言，在你下载进FPGA或者CPLD之后，会生成电路，所以叫硬件描述语言，且是并行运行的，并行处理；c语言是软件语言，下载到CPU之后，还是软件，而不会根据你的代码生成相应的硬件电路，且是串行处理。
一个老 一个更老
erilog敏感信号是什么意思
简单的说。。就是这个信号的变化，控制你程序是否进行。。这是我的理解。。
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羽侮炎立： VHDL和Verilog HDL都是硬件描述语言,区别不很大.与VHDL相比,Verilog HDL更注重物理层的描述,语法上也更与C类似,所以学过C语言的人更容易接受.
青云谱区15181053811： verilog hdl的模块和c语言的函数有何区别与联系 - ？
羽侮炎立： Verilog是硬件描述语言,模块或者function最后都会综合成实际的电路. 而C语言的函数,则是调用时才会转入函数执行. 联系就是两者目的都是提取公共模式,简化编程
青云谱区15181053811： Verilog HDL数字设计 与汇编及C 有什么不同 ?我觉得学好C和汇编已经够用了..求高人指点 复制的别来？
羽侮炎立： Verilog和VHDL是硬件设计语言,直接设计出硬件电路,汇编和C则是通过CPU来执行的语言.你真要说的话,C有用,汇编都没啥用,Verilog你要是不开发硬件,学了等于白学,这东西做的一般都在国外.
青云谱区15181053811： 没有学过C语言,可以直接学习Verilog HDL语言吗? - ？
羽侮炎立： 学习verilog之前,最好没有学过任何软件语言,因为初学者容易被软件编程语言误导.常经有初学者向我问一些问题,总喜欢与C来比较,满脑子都是C语言的影子.如果不懂软件语言,反而学得快一些,至少不会将verilog写得像C程序一样.
青云谱区15181053811： 感觉verilog语言中没有必要把函数与任务分开处理,整合成C中的函数不行? - ？
羽侮炎立： 最好不用1. 首先verilog是硬件语言,是并行的执行方式2. C是软件语言,串行的执行方式 请楼主在学verilog时就要转变一种思维方式,verilog写成的将来都必须要成综合成电路的,如果整合在一起电路会非常臃肿,实现功率并不高,这跟C有很大的区别 一般函数和任务尽量少用,除非是testbench或运算中非用不可以的
青云谱区15181053811： C语言和VHDL语言的区别 - ？
羽侮炎立： 区别大了 一个是软件描述语言,一个硬件描述语言 应用的地方不一样,c可以用在嵌入式系统中,而vhdl一般用在fpga中 所以运行模式完全不一样,嵌入式系统中流程是取指令-译码-执行, 而vhdl在fpga是多发并行执行的,所有的门电路可以同时翻转 没什么可比性..
