用Ⅴerilog HDL编写一个代码检测器，当输入序列为连续的10个“10”时，输出为1，求解答
一是要看调用函数对参数的要求，比如scanf如果输入整数要求给一个指向整数变量的指针，而int a;是整数变量，它不是指针，而是int型的，所以要取出这个变量的地址写到参数位置&a；如果是int a[10][10];那么a也不是指向整数变量的指针，假设输入a[i][j]这个变量，它的类型是int型的，也需要取它的地址，也就是在前面加&得到，这样最容易记忆，也可以写成a[i]+j这个就是指针了，因为a[i]是指向a[i][0]的指针；int a[10];这种情况，如果输入a[2]当然也要写&a[2]最直观，也可以写a+2，int *p,a[10];时还可以写p=a;参数为p+2;或者p=&a[2];参数直接写p。
记那么多没有必要，你只要记住：scanf输入要求提供的是个地址或者说指针，那我就将变量写出来，然后为取地址前面加个取地址的运算符&。其他的情况你见过就可以了，万一别人的程序写出来你也能认。
使用a,b,c代表A,B,C的数量，初始都为0。n代表这系列产品的总数量看你的表上初始为6，可以建个三个数组分别代表A,B,C。比如A[3]代表三个A，其中存入的是条件。根据你的描述写的。
void main{int a,b,c;int A[3],B[2],C[1];//里面存储的是A,B,C的条件//初始化for(i=0;i<3;i++){ scanf("%d",&temp);//temp表示对应的条件 A[i]=temp; if(A[i]==1) a++;}for(i=0;i<2;i++){ scanf("%d",&temp);//temp表示对应的条件 B[i]=temp; if(B[i]==1) b++;}for(i=0;i<1;i++){ scanf("%d",&temp); C[i]=temp; if(C[i]==1) c++;}printf("A=%d,B=%d,C=%d",a,b,c);}
陈芝泮立： module canlender(a,b,option1,option2,option3,option4,led_result); inpput [9:0] a; input [9:0] b; //以1023以内的加减乘除举例 input option1,option2,option3,option4; //四个按键,低电有效 //数字也不是这么表达的,而是每个按键对应一个数字,...
寻甸回族彝族自治县19617445783： 急求FPGA内IP核的具体解释及分析,多谢!!!？
陈芝泮立： 几年前设计专用集成电路(ASIC) 还是少数集成电路设计工程师的事, 随着硅的集成度不断提高,百万门的ASIC 已不难实现, 系统制造公司的设计人员正越来越多地采用ASIC 技术集成系统级功能(System L evel In tegrete - SL I) , 或称片...
寻甸回族彝族自治县19617445783： 用VerilogHDL设计一个FPGA定时器! - ？
陈芝泮立： 首先说明:这很容易.前面说了那么多正弦波整形、PLL什么的,和HDL代码无关啊~ 这个设计无非就是个分频器.从100M的时钟得到其8,16,128分频,占空比50%,用计数器实现即可.你不会还要给你写好代码吧~没那么多时间~
寻甸回族彝族自治县19617445783： 用verilog hdl语言编写一个8—3译码器程序 - ？
陈芝泮立： 首先要纠正一下,相对多的输入转化成为相对少的输出,一般叫编码器;相对少的输入转化成为相对多的输出,一般叫译码器.所以,确切地说你要做的应该是8-3编码器(还是3-8译码器). //8-3编码器verilog代码 module enc_83(datain, ...
寻甸回族彝族自治县19617445783： verilog 调用模块语法通过以后后怎么仿真 - ？
陈芝泮立： 两个模块之间有调用被调用关系吗?如果有最后相当于是一个程序,如果没有你可能需要写个顶层程序,把这两个包含近来
