在verilog中,任一可综合的最基本的模块都必须以什么关键词为开头:

Verilog HDL中什么是可综合模块~

可以转化成实际电路的模块
系统任务带$ 如$display 等都是不综合模块

为求全面完整，叙述比较长，希望你能耐心看完，起码我都耐心打完了，呵呵~
先扼要答题：
（1）#1是延时语句，不能被综合，只能用于仿真。
至于延时多少则取决于你所定义的时钟，例如：
assign #1 A_xor_wire = eq0 ^ eq1; // `timescale 1ns/100ps
就表示该异或门延时为1ns，也就是说从输入端信号变化到输出端体现变化需要1ns的时间。（其中1ns表示延时单位，100ps表示时间精度，即编译器所能接受的最小仿真时间粒度。 ）
（2）ud_cnt #(SIZE, ID) cnt (.clk(clk),....) 是带参数值的模块引用，模块实例语句自身包含有新的参数值。你没有贴出完整代码，我还是抄书上例子给你讲，例如：
…
HA #(5,2) Hal(New, NewB, NewC);
//第1个值5赋给参数AND_DELAY，该参数在模块HA中说明。
//第2个值5赋给参数XOR_DELAY，该参数在模块HA中说明。
…
module HA(A,B,S,C);
input A,B;
output S,C;
parameter AND_DELAY =1, XOR_DELAY =2;
assign #XOR_DELAY S = A^B;
assign #AND_DELAY C=A&B;
endmodule
…
//模块实例语句
HA h2 (.A(Cin), .S(Sum), .B(S1), .C(C2)); //通过端口与信号的名字关联
…
仔细对比看看，想想，我想你应该明白了吧？

再扩展深化：
实际上，电路对不同的信号跳变表现出的延时往往并不一致，这些延时模型包括上升沿延时（输出变为1）、下降沿延时（输出变为0）、关闭延时（输出变成Z，高阻态）和输出变成X的延时。比如：
assign #(1,2) A_xor_wire = eq0 ^ eq1;
assign #(1,2,3) A_xor_wire = eq0 ^ eq1;
第一句表示上升延时为1ns，下降延时为2ns，关闭延时和传递到X的延时取两者中最小的，即1ns。
第二句表示上升延时为1ns，下降延时为2ns，关闭延时为3ns，传递到X的延时取1、2、3中最小的，即1ns。
在一些电路模型中，延时分为最大、典型和最小3种情况。连续赋值语句中的延时也可以采用min:typ:max的格式来表示，如：
assign #(4:5:6, 3:4:5) A_xor_wire = eq0 ^eq1;
表示上升延时的min:typ:max为4:5:6，下降延时的min:typ:max为3:4:5。

你代码中类似“RESETn <= #1 1'b0;”的语句属于“在非阻塞赋值语句的右式（RHS）中增加延时”，可以精确的模拟电路中的传导延时，是一种有意义的、健康的代码风格。以
always (a or b) begin
SUM <= #5 a+b
end
为例，其执行过程是这样的：
首先计算a+b的值，然后将“相加结果赋予sum”的更新事件调度到T+5ns以后执行，此后，a和b上的任何变化都将导致always的再次执行，也就是说a和b上的任何变化都不会被忽略，而总是在5ns以后体现在SUM上。
此外，不推荐在阻塞赋值语句中增加延时（#5 SUM=a+b; 和 SUM = #5 a+b;），也不推荐在非阻塞语句的左式中增加延时（#5 SUM <= a+b;）。详见《设计与验证：Verilog HDL》的8.5.4节。
而在连续赋值语句中，只有一种延时语法是合法的，如下：
assign #5 B=~A;
这种延时精确地模拟了电路中的惯性延时。A信号上任何小于5ns的变化都将被过滤掉，而不会反映到B信号上。

应该是module，所有的模块都是一样的。

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烈山区15298066230： Verilog中TASK是不是只有组合逻辑时才可以综合 - ？
闻仲伊西： always是个并行块,但内部语句是顺序执行的; always @(a or b)由于是组合逻辑,括号里面不需要时钟信号,a or b 表示只要a \b任一个状态改变,都执行块中语句,符...

烈山区15298066230： Verilog HDL中什么是可综合模块 - ？
闻仲伊西： (1)所有综合工具都支持的结构:always,assign,begin,end,case,wire,tri,aupply0,supply1,reg,integer,default,for,function,and,nand,or,nor,xor,xnor,buf,not,bufif0,bufif1,notif0,notif1,if,inout,input,instantitation,module,negedge,posedge,operators,output,...

烈山区15298066230： verilog中可综合的函数是不是只能是纯组合逻 - ？
闻仲伊西： 函数不耗时,只能是组合逻辑.

烈山区15298066230： 在FPGA 中,什么时候可以综合,什么时候不可以综合 - ？
闻仲伊西： 要保证Verilog HDL赋值语句的可综合性,在建模时应注意以下要点:(1)不使用initial.(2)不使用#10.(3)不使用循环次数不确定的循环语句,如forever、while等.(4)不使用用户自定义原语(UDP元件).(5)尽量使用同步方式设计电路....

烈山区15298066230： Verilog 中什么是综合? 综合的常用工具有哪些? 综合和仿真对模块的编写风格的要求有什么不同? - ？
闻仲伊西： verilog是硬件语言,并且提供了仿真功能 IC设计中常用的综合工具是Design Compiler 综合的时候,会涉及到可合成与否的问题,这在verilog里面有讲(哪些语句是可合成的,哪些是不可合成的;仿真的话,就需要用testbench去灌输激励到design中,看出现的结果是否为我们所期望的 -----> 所以说,综合和仿真对模块的编写风格要求的差异就是“是否可综合”

烈山区15298066230： verilog中的“综合”究竟是什么含义? - ？
闻仲伊西： 通俗的来讲,“综合”就是把你用硬件描述语言描述的电路转换成实际能够实现的真实电路的过程.包括门级或者寄存器传输级甚至是开关级.综合就是把你写的rtl代码转换成对应的实际电路. 比如你写代码assign a=b&c; EDA综合工具就会去...

烈山区15298066230： 关于verilog中语句可不可综合 - ？
闻仲伊西： 特别是在testbench中应用非常普遍,也是做初始化用的 测试模块的功能时,给模块提供激励信号.initial语句是不可综合的,只是一种仿真模拟. 测试

烈山区15298066230： 在Verilog 里面能不能定义integer 类型,如果能那么这样定义后可不可综合? - ？
闻仲伊西： interger 很显然是可以定义的.verilog就有这种数据类型.但这种数据类型属于不可综合范畴的.你在做测试激励,也就是写TB的时候可以用上,很方便.如果你要实现一个可综合风格的interger,还是用一个reg就可以了,注意位宽就哦了.谢谢

烈山区15298066230： verilog综合是什么意思 - ？
闻仲伊西： 可综合指那些可以综合成FPGA(ASIC)中某种结构的语言要素.而不可综合则主要用于设计的验证、仿真.比如流行的quartusII软件只支持可综合的verilog语言,因为它编译分配时使用已有的逻辑器件,如cyclone等等.

烈山区15298066230： verilog中的函数和任务能综合吗 - ？
闻仲伊西： 简单的函数是可以综合的,任务一般是不可综合的.这个是有标准可以查的.