fpga可综合与不可综合
作者&投稿：桓赖 （若有异议请与网页底部的电邮联系）
撒厚15194503675问： 在FPGA 中,什么时候可以综合,什么时候不可以综合 - ？
向阳区安立回答： 要保证Verilog HDL赋值语句的可综合性,在建模时应注意以下要点:(1)不使用initial.(2)不使用#10.(3)不使用循环次数不确定的循环语句,如forever、while等.(4)不使用用户自定义原语(UDP元件).(5)尽量使用同步方式设计电路....
撒厚15194503675问： 关于fpga/cpld的不可综合语句 - ？
向阳区安立回答： 你好1.不可综合语句既然不能对应生成电路,貌似是用来仿真的(可以这么说吧?),那么我们在程序中写它不就是没什么实际意义了么?反正不生成电路,写了反倒显得的程序复杂了,搞不清那些可综合那些不可以(我知道这么想不对,但是...
撒厚15194503675问： 阐述fpga设计中可综合性的概念,什么是可综合性 - ？
向阳区安立回答： 所谓综合,就是将设计向前推进的过程.而推进设计,就意味着将抽象化的描述转换成形象化的描述.例如,将真值表转换成逻辑表达式、将状态图转换成逻辑方程,都是综合的体现(也称行为综合),同样,将逻辑表达式或者逻辑方程转换成逻辑电路图,也是综合(也称逻辑综合),再进一步,将逻辑电路图转换成集成电路芯片的掩模图,或者印刷电路板(PCB)的布局布线图,还是综合(版图综合).所以,综合是将较高层次(抽象)描述转换成较低层次(形象)描述的过程.因为不是所有的高层次描述都可以转换成较低层次地描述的.所以可综合设计,则是指可以转换成较低层次描述的较高层次描述.
撒厚15194503675问： verilog综合是什么意思 - ？
向阳区安立回答： 可综合指那些可以综合成FPGA(ASIC)中某种结构的语言要素.而不可综合则主要用于设计的验证、仿真.比如流行的quartusII软件只支持可综合的verilog语言,因为它编译分配时使用已有的逻辑器件,如cyclone等等.
撒厚15194503675问： Verilog HDL中什么是可综合模块 - ？
向阳区安立回答： (1)所有综合工具都支持的结构:always,assign,begin,end,case,wire,tri,aupply0,supply1,reg,integer,default,for,function,and,nand,or,nor,xor,xnor,buf,not,bufif0,bufif1,notif0,notif1,if,inout,input,instantitation,module,negedge,posedge,operators,output,...
撒厚15194503675问： 同一代码不同FPGA器件后仿结果不同是怎么回事 - ？
向阳区安立回答： 不同的器件,其时延不同,可能会导致后仿结果出现差异.
撒厚15194503675问： VHDL中什么是可综合的数据类型,可综合具体是什么意思? - ？
向阳区安立回答： 个人认为,就是最终可以用FPGA内部寄存器的逻辑来实现 比如,加法、减法、乘法、赋值什么的都是可综合的,但是如,文件读写等仅能在仿真中使用,不可能烧写到FPGA中去.
撒厚15194503675问： fpga的综合指什么? - ？
向阳区安立回答： fpga的综合就是将RTLcode(VHDL或者Verilog),翻译成另外一种描述性质的文件.然后MAPPER和布局布线工具就可以根据这个描述性质的文件进行下一步的布局布线工具. 其实更直接的方法是你直接把.edf文件打开来读一下,就能明白个大概了. 如果不好理解话,你就把他当成C语言到汇编语言的过程,虽然这个映射不是很对...
撒厚15194503675问： 可编程硬件描述语言主要包括哪俩种 - ？
向阳区安立回答： 硬件描述语言概述 随着半导体技术的发展,数字电路已经由中小规模的集成电路向可编程逻辑器件(PLD)及专用集成电路(ASIC)转变.数字电路的设计手段也发生了变化,由传统的手工方式逐渐转变为以EDA工具作为设计平台的方式....
撒厚15194503675问： VHDL与Verilog在FPGA开发中的比较 - ？
向阳区安立回答： 硬件描述语言HDL(Hardware Describe Language) HDL概述 随着EDA技术的发展,使用硬件语言设计PLD/FPGA成为一种趋势.目前最主要的硬件描述语言是VHDL和Verilog HDL. VHDL发展的较早,语法严格,而Verilog HDL是在C语言的基...
