53进制加法计数器

怎么用7490设计一个53进制的计数器~

图中电路已经通过仿真验证。请给个邮箱，我发给你。

与非门3个输入端就是3个输入量与后非。
然后从电路结构分析，左片为低位计数器，右片为高位计数器，左片内计数16次进位一次，右片则计数一次，当右片计数3次和左片计数一次后，此时正好49次，因为74LS161是同步清零异步置数，而你的电路结构是当左片Q0为1，右片Q0Q1为1时与非门输出0到清零端口，此时计数49，再等一个时钟脉冲计数到50，同时执行清零。
希望我的回答能帮助到你。

如果是加法器~则信号加载在UP端，若是从零开始，则A,B,C,D,不需要预置，因为当元件自由运行时，输出是从0000~1001；
若是从非零开始，则需要通过LD端子预置A,B,C,D的值。假如是从2-6的7进制计数，即0010-0110，此时只要将中间俩个端子用与门连接，并反馈到LD端子，此时A,B,C,D应该接0010,。

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称多县18420511178： 谁能帮忙设计一个五进制加法计数器 急用? - ？
吁佳消瘀： 方法很多但常用的可以用74ls161同步四位二进制计数器来做;因为是同步计数器所以要等时钟信号到来是才能开始新一轮计数,那么当计数器计数到4(0100)时,通过外加门电路,就一个非门与Q2相连即可,非门输出端与计数器清零端CLR相连,然后当下一个计数脉冲到来时计数器清零,这时计数总次数刚好到5.不懂的地方可随时回复.希望我的回答能帮助到你.

称多县18420511178： 用74LS161四二进制加法计数器设计一个模27计数器 - ？
吁佳消瘀： 74ls161是四位同步二进制加法计数器,可用两片74ls161级联做出27进制计数器,首先第一片作低位计数,第二片作高位计数;当时钟信号一到来时,低位计数器计数一次,一共计数16次计数器本身会自动清零重新开始计数同时会产生一个进位...

称多县18420511178： 进制计数器,急用!!!!!!？
吁佳消瘀：这是一个53进制的计数器,只要将其反馈端子改接,就可以构成86进制的计数器.如果给出74290的连接引线.就可以顺利 画出所需要的电路图.

称多县18420511178： 74ls290六十四进制加减计数器 - ？
吁佳消瘀： (集成计数器中,清零,置数均采用同步方式的有74LS163;均采用异步方式的有举例:74LS290 (1)100进制计数器 (2)64进制计数器 2,同步计数器有进位或

称多县18420511178： 用74160和门电路设计一个五十进制计数器(注:74160是十进制的加法计算器,以步清零,同步置数). - ？
吁佳消瘀： 方法很简单:用两片74160级联,第一片作个位计数,计数到10芯片会自动输出进位信号,芯片要么自己清零要么从进位端视...

称多县18420511178： verilog语言描述简单的一位五进制计数器,谢谢谢谢 - ？
吁佳消瘀： 你好,下面是verilog的五进制计数器的logic.module counter(clk,cout,num,Rst_n); input clk;//时钟 input Rst_n;//复位键 output reg cout=0;//进位 output reg [3:0] num=0;//输出要显示数字,BCD码 always@(posedge clk or negedge Rst_n) if(!Rst_n) num=0; else if(num==4)begin //0到4 num<=0;cout<=1; end else begin num<=num+1;cout<=0; end endmodule

称多县18420511178： 365进制计数器 - ？
吁佳消瘀： 位数有点多没细看,既然题目都说了是365进制,就应该是一个计数器.觉得365标在X1器件上的确不妥,单看X1应该是一个普通2进制计数器,整个电路最终构成了365进制.因为频率是1KHz,所以每365ms,X1每记满365,数码管U7,U9,U13构成的显示电路计数加1.整个电路的量程就应该是1000*365ms,一共365秒(三段数码管是0-999) 请采纳.

称多县18420511178： 设计一个12位的加法计数器,要求如下:. - ？
吁佳消瘀： 40110 为十进制可逆计数器/锁存器/译码器/驱动器,具有加减计数,计数器状 态锁存,七段显示译码输出等功能.40110 有2 个计数时钟输入端CPU 和CPD 分别用作加计数时钟输入和减计数时 钟输入.由于电路内部有一个时钟信号预处理逻辑...

称多县18420511178： 用 CT74LS160, CT74LS161 都可以实现十二进制计数器吗? - ？
吁佳消瘀： 74LS160是十进制加法计数器,最大数是9,即1001,是不能改成十二进制计数器的.只有74LS161 是可以实现十二进制计数器的.

称多县18420511178： 设计一个一位余3码的加法电路,选用四位二进制加法器74ls283 - ？
吁佳消瘀： 这很简单,用两个74ls283和一个四位二进制计数器,第一个74ls283四个输出端接接第二个74ls283输入端a1,a2,a3,a4,将第二个四位二进制计数器调成Q1,Q2,Q3,Q4,分别为0011既3了,并将其对应回接到74ls283另四个输入端b1,b2,b3,b4,这样第一个74ls283运算时第答二个74ls283就是对应的余3码了.