想用verilog写一个可以delay一个信号的模块，用于对齐模块之间信号的pipeline，做delay的时候只要参数例化

关于verilog的模块调用输入输出对应的问题~

module里面的顺序要和主模块里面一样,名字不一样没关系,但顺序一定要一样. 主程序里只要不是输入输出的东西wire一下就好了

out默认为wire型变量，而always里面不应该对wire型变量这么赋值，output out 改为output reg out
另外，#delay这种写法是不可综合的，所以这个模块下载到FPGA上市没用的

例化的时候可以直接定义参数大小的：
pipe_delay (2,2) pipe_delay_inst();
这样是不是就可以了。

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岢岚县18439359927： 用verilog语言设计一个可加可减计数器,具有异步清零,低电平有效同步预置的8位计数 - ？
锁振桑麻： module count(input clk,input rst,input reset,input flag_add,input flag_sub,output reg [7:0] sum ); always@(posedge clk or negedge rst)beginif(!rst)sum<=8'h00;else if(!reset)sum <= 8'h69; //同步置位 数值自己定;else if(flag_add)sum <= sum+1;else if(flag_sub)sum <= sum-1;end endmodule

岢岚县18439359927： 求用Verilog Hdl程序编写个计时5秒的计时器... - ？
锁振桑麻： always@ (posedge clk or negedge rst) if(rst) begin s5<=0 ; count<=0 ;end elsebeginif(count<n) begin count<=count+1; s5<=0; end else begin s5<=1; count<=0; end 这是一段最简单易理解的代码,不过需要选择一个合适CLK ,然后给N赋值,最终通过数CLK多少周期输出5S计时信号;例如clk如果为100Mhz,它的周期是10ns,此时需要500000000个计数周期,输出一个S5的上升沿脉冲,表示5S计时到.

岢岚县18439359927： 用VerilogHDL设计一个FPGA定时器! - ？
锁振桑麻： 首先说明:这很容易.前面说了那么多正弦波整形、PLL什么的,和HDL代码无关啊~ 这个设计无非就是个分频器.从100M的时钟得到其8,16,128分频,占空比50%,用计数器实现即可.你不会还要给你写好代码吧~没那么多时间~

岢岚县18439359927： 怎么用Verilog的语言点亮一个灯! - ？
锁振桑麻： 可以看看verilog语法书,具体代码如下:always @ (posedge clk) begin if(SW)//SW是一个开关,分配一个开关引脚 light<=1; //输出高电平,灯点亮 else light<=0;输出低电平,灯灭 end 这是一个非常简单的程序,如果你看过一边语法书后这样的都不会写,那你可以不要做fpga了.

岢岚县18439359927： FPGA中怎么用verilogHDL编写可读写的控制寄存器? - ？
锁振桑麻： 你可以在FPGA内嵌入一个小型的MCU,然后用C/C++进行编程就可以了 你在用SOPC设计软核时,选择Verilog 你就可以看到用Verilog语言编写的完整的IO操作

岢岚县18439359927： 用verilog hdl语言设计一个9人表决器,五个人通过 - ？
锁振桑麻： module voter9(pass,vote);output pass;input[8:0] vote;reg[3:0] sum;integer i;reg pass;always @(vote)begin sum=0;for(i=0;i<=8;i=i+1) //for 语句if(vote[i]) sum=sum+1;if(sum>4'b0100) pass=1; //若超过 4 人赞成,则 pass=1else pass=0;end endmodule

岢岚县18439359927： 用VERILOG语言编写一个计数器模型 - ？
锁振桑麻： 以四位计数器为例给你写个. 我觉得你这题目有点问题,应该说电路中有个专用全局复位按键的,count_flag为计数使能,当为高电平时对输入时钟进行计数. module COUNTER(//Input portsSYSCLK,RST_B,COUNT_FLAG, //Output ports...

岢岚县18439359927： 用verilog设计一个4 bit adder 请把code都写下来？
锁振桑麻： module adder (in,out,sum,c); input [3:0]in; output [3:0]out; output sum,c; assign {c,sum}=a+b; endmodule 应该是这么写的= =

岢岚县18439359927： 试用Verilog HDL语言,设计一个1/4分频器 - ？
锁振桑麻： 可以这样写: module divider_4(clkin,clkout) input clkin; output clkout; reg clkout; reg[2:0] temp; always @(posedge clkin) begin temp<=temp+1; if(temp==2); begin clkout<=~clkout; temp<=0; end else clkout<=clkout; end endmodule 欢迎追问~

岢岚县18439359927： verilog程序 - ？
锁振桑麻： 可用移位复寄制存器可以实百现.如度下:module p2s (clk, din_en, din, dout_en, dout); input clk; input din_en; input [7:0] din; input dout_en; output dout; reg dout = 0; reg [7:0] R_din = 0; always ( posedge clk) begin if ( din_en ) begin R_din <= din; end if ( dout_en ) begin {dout,R_din} <= {R_din,1'b0}; end end endmodule