数字逻辑：用74138实现全加器仿真设计，画出逻辑图

数字电路与逻辑设计：用74138实现一位全加器！！~

A B Ci C0 S A B Ci C0 S
0 0 0 0 0 1 0 0 0 1
0 0 1 0 1 1 0 1 1 0
0 1 0 0 1 1 1 0 1 0
0 1 1 1 0 1 1 1 0 1

上面全加器A+B，进位输入CI，进位输出CO。下面全减器C-D，借位输入CII，进位输出COO。

工大的孩纸乃们伤不起啊，楼上的同握爪……

转发的：

首先得弄清楚全加器的原理，你这里说的应该是设计1位的全加器。全加器有3个输入端：a,b,ci；有2个输出端：s,co.与3-8译码器比较，3-8译码器有3个数据输入端：A,B,C；3个使能端；8个输出端，OUT(0-7)。这里可以把3-8译码器的3个数据输入端当做全加器的3个输入端，即3-8译码器的输入A、B、C分别对应全加器的输入a,b,ci；将3-8译码器的3个使能端都置为有效电平，保持正常工作；这里关键的就是处理3-8译码的8个输出端与全加器的2个输出的关系。现在写出全加器和3-8译码器的综合真值表：（A/a,B/b,C/ci为全加器和译码器的输入，OUT为译码器的输出（0-7），s为加法器的和，co为加法器的进位输出）PS:假定译码器的输出为高电平有效。A/a   B/b  C/ci     OUT   s    co   0     0     0        0     0     0 0     0     1        1     1     0 0     1     0        2     1     0 0     1     1        3     0     1 1     0     0        4     1     0 1     0     1        5     0     1 1     1     0        6     0     1 1     1     1        7     1     1根据上面的真值表，可以设计出电路图：将3-8译码器的输出OUT(1、2、4、7)作为一个4输入的或门的输入，或门的输出作为加法器的和；将3-8译码器的输出OUT(3、5、6、7)作为一个4输入的或门的输入，或门的输出作为加法器的进位输出。即完成了加法器的设计。回过头来分析：当加法器的输入分别为：a=1,b=0,ci=1时，对应3-8译码器的输入为A=1,B=0,C=1，这是译码器对应的输出为OUT(5)=1,其余的为0，根据上面设计的连接关系，s=0,co=1,满足全加器的功能，举其他的例子也一样，所以，设计全加器的设计正确。

- -张彦航的确知道- -#

楼上正解

张彦航知道

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神池县15928306340： 如何用74HC138实现一位“全加器”电路 - ？
仍奋当归： 只能从网上找到这些资料了,别的就不懂了 一位全加器(FA)的逻辑表达式为: Fi=Ai⊕Bi⊕Ci Ci+1=AiBi+BiCi+CiAi 如果将全加器的输入置换成Ai和Bi的组合函数Xi和Yi(S0…S3控制),然后再将Xi,Yi和进位数通过全加器进行全加,就是ALU的逻辑结构结构. 即 Xi=f(Ai,Bi) Yi=f(Ai,Bi) 不同的控制参数可以得到不同的组合函数,因而能够实现多种算术运算和逻辑运算.

神池县15928306340： 用74LS138译码器实现如下逻辑函数:F(A,B,C)=∑M(1,3,5) - ？
仍奋当归： F(A,B,C)=∑m(1,3,5),如下图:

神池县15928306340： 关于数字电路3线—8线译码器的问题 - ？
仍奋当归： 这个电路应该很简单,不用画真值表,要不然反而走了弯路. 三位二进制输入代码译码后为0-8,其中能被5整除的只有0和5.当没有代码输入时,74LS138的8个输出端都呈现高电平.你可以把74LS138输出端的0、5脚接到一个2输入与非门,74LS138输出的其它引脚悬空,与非门输出端的电平就可以达到你的要求了. 希望这能帮到你!

神池县15928306340： 怎样用74X138译码器实现四变量的逻辑函数(及化简) - ？
仍奋当归： 四个变量分别连74X138译码器的3个选通信号和使能端. 根据真值表再用逻辑器件对输出进行连接. 给个具体的题目吧~~ 或者你可以参考这个http://www.elecfans.com/dianlutu/187/20100628219737.html

神池县15928306340： 数电组合逻辑实验怎么做?有实物图最好 - ？
仍奋当归： 设备:数字电子技术试验箱 器件:74LS00,74LS20,74LS86,74LS138,74LS151 三、 实验内容 1. 实现一位全加器 (1) 按照组合逻辑电路的一般设计步骤,用基本门电路(74LS00,74LS86)实现一位全加器; (2) 用1片74LS138和1片74LS...

神池县15928306340： 数字电路与逻辑设计:设计实现一个两位二进制的全加器, 求详细点的解说? - ？
仍奋当归： B0 C0=A0B0 S1=A⊕B⊕C C1=(AB+AC+BC)``=[(AB)`(AC)`(BC)`]` 见附图 1、示波器内的校准信号 用机内校准信号(方波:f=1KHz VP—P=1V)对示波器进行自检. 1) 输入并调出校准信号波形 ,校准信号输出端通过专用电缆与 Y1(或 Y...

神池县15928306340： 83进制计数器及显示数字系统的设计与仿真实现怎么写? - ？
仍奋当归： 可以用两片十进制数加法计数器74LS160完成计数.并改成83进制计数器即可,采用反馈置数法,当计数到最大数82时,生产一个置数信号,加到两片74LS160的LD置数端,将初值0000置入计数器,实现改制.计数输出用两片译码器74LS247译码,并驱动两位共阳数码管显示出计数值.

神池县15928306340： 数字电路,用二输入与非门实现全加器,我只能化到这里,接下去怎么化,就是化成都是两两相与非的 - ？
仍奋当归： 解答如下:先列真值表,再求表达式,将表达式转化成与非格式,最后就能画出来电路图了,典型的组合逻辑电路. A+B+CI=S+CO,其中,A、B是加数,CI是前进位,S是和,CO是后进位.有字数限制,想给你画,也画不了.希望采纳!

神池县15928306340： 如何用译码器设计3人表决器? - ？
仍奋当归： http://baike.baidu.com/view/208558.html?wtp=tt

神池县15928306340： 数字逻辑全加器 - ？
仍奋当归： 1、Ci只是逻辑加法器 全加之后如果有溢出向高位的进位,有溢出则有进位.