74138和7420设计全加器
作者&投稿：安背 （若有异议请与网页底部的电邮联系）
花绿17771174892问： 什么是一位全加器,怎么设计逻辑电路图 - ？
胶南市尼扎回答： 全加器英语名称为full-adder,是用门电路实现两个二进制数相加并求出和的组合线路,称为一位全加器. 一位全加器可以处理低位进位,并输出本位加法进位.多个一位全加器进行级联可以得到多位全加器.常用二进制四位全加器74LS283. ...
花绿17771174892问： 用3/8译码器74LS138和门电路构成全加器,写出逻辑表达式,画出电路图, - ？
胶南市尼扎回答：[答案] 首先得弄清楚全加器的原理,你这里说的应该是设计1位的全加器. 全加器有3个输入端:a,b,ci;有2个输出端:s,co. 与3-8译码器比较,3-8译码器有3个数据输入端:A,B,C;3个使能端;8个输出端,OUT(0-7). 这里可以把3-8译码器的3个数据输入端当...
花绿17771174892问： 求用两片74ls138设计一个全加器的电路图?? - ？
胶南市尼扎回答： 不用两片74LS138呀,只用一片74LS138和一片74LS20就能搞定了.
花绿17771174892问： 用74ls138和74ls151设计三人表决器和全加器 - ？
胶南市尼扎回答： 用74ls138设计三人表决器 用74ls138设计全加器 用74ls151设计三人表决器
花绿17771174892问： 利用与非门,可以设计一个3线 - 10线译码器 - 上学吧普法考试？
胶南市尼扎回答： 一位全加器设计,用与非门74HC00,74HC86是异或门,用与非门,就不用或门了.全加器逻辑函数为 逻辑图如下,图中的74HC00就是与非门,74HC86就是异或门.
花绿17771174892问： 请问可不可以用74ls139设计一位全加器或全减器 - ？
胶南市尼扎回答： 74ls139是双2线-4线译码器,只有4个输出Y0~Y3,是不能设计一位全加器或全减器. 因为,一位全加器,要有两个加数,A,B,还有一位进位Cy,共三位变量,就有8个组合,即对应000~111,要用译码器,就要用8个输出端:Y0~Y7,因此,这要用3线-8线译码器,74LS138来做.
花绿17771174892问： 求用两片74ls138设计一个四位全加器的电路图??谢谢 - ？
胶南市尼扎回答： 如果是设来计四位加法器还可以,但已经很麻烦了.可是设计全加器自是不能的,因全加器有5个变量,译码器要有32个输出端,而百两片74LS138却只有16个输出端,怎么做?那需要4片,那电路可麻烦死度了,也没有意义画这么复杂的电路了.知 可现在的问道题是,两片74LS138是做不来的,这是谁出的鬼题?
花绿17771174892问： 只用两片74LS138设计一个全加器 - ？
胶南市尼扎回答： 不为什么.就是可以做成全加器 用74LS138设 可以构成一位全加器,STb(低电平)和STc(低电平有效)两个接地 STa高电平 A0 A1 A2 为输入 输出公式没法写上来
花绿17771174892问： 设计一位全加器 ,74ls138 +2个四输入与非门构成的全加器,用vhdl语言设计程序. - ？
胶南市尼扎回答： ENTITY adder IS PORT(a,b,c: IN bit; s,c0: OUT bit); END adder; ARCHITECTURE one OF adder IS SIGNAL y_n:bit_vector(7 DOWNTO 0); BEGIN decoder:PROCESS(a,b,c) VARIABLE y:bit_vector(7 DOWNTO 0); BEGIN y := (OTHERS => '1'); ...
