fpga 已用PLL产生了200M的频率，如何分频或其他设计才能得到100K~10MHz的频率，步进为100KHz

用FPGA如何实现1/n分频 就是提高频率~

分频，应该是降低频率提高周期吧，1/n也就是你现在的频率去除以n，如果是偶数那比较简单，奇数的话就需要做两次抓取了，详细的建议还是百度查下，内容很丰富的

这么高的频率不可能写出频率可变的方波，因为使用verilog只能对一个方波进行分频，而不能倍频。V5的片子跑到1G已经够高了，再高应该就不可能了，PLL生成1G的方波应该可以，但是1G的方波进行分频只能是2分频，4分频，6分频。。。。（如果不要求50%的占空比可以3分频，5分频。。。），也就是最多能出个500M.，333M，250M三个频率，要实现250M到500M以1M步进是不可能的，只能考虑模拟电路出波形。

对 00以父之名00 给的程序稍做下修改，把分频数用个输入代替，也就是你需要什么频率输出就给怎样的分频数，如果100K~10MHz频率都要输出的话就用个case来选择

用个计数分频就行啦，我这有个程序，可以任意设置分频及占空比

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//可置参数的任意分频器 如下式7分频
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module divf_parameter(rst,clk,en,clkout);
input rst,clk,en;
output clkout;
integer temp; //最大值为2的32次方
parameter N=7,M=3;
always @(posedge clk)
begin
if(rst) temp<=0;
else if(en)
if(temp==N-1)temp<=0;
else temp<=temp+1;
end
assign clkout =(temp<M)?1:0;
endmodule
//**************************************

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衡东县15797808503： fpga 已用PLL产生了200M的频率,如何分频或其他设计才能得到100K~10MHz的频率,步进为100KHz - ？
郗花六神： 对 00以父之名00 给的程序稍做下修改,把分频数用个输入代替,也就是你需要什么频率输出就给怎样的分频数,如果100K~10MHz频率都要输出的话就用个case来选择

衡东县15797808503： 用cyclone II FPGA的PLL不可以使用8M产生50M的时钟,要满足什么条件?？
郗花六神： 1.请查看cyclone 2 的手册 PLL部分, PLL倍频是有一定的倍率 比如 4 8 16 == 2. 8M的时钟 如果要变成50M的 最好是先倍频上一个比50M大的时钟 然后再通过分频器分出一个50M的出来 3. 为了避免做分数分频,最好是50M的整数倍 ,比如100M 150M 8和50的公因数是200,但是200/8=25倍 我很担心没有这高的倍频的PLL 如果没有的话 使用12.5倍的PLL 然后再做分频变成50M

衡东县15797808503： altera 公司的FPGA如何从50M分频到3.072M(利用PLL ip核)?系统时钟是50M晶振) - ？
郗花六神： 可以利用小数分频法 利用DDS原理 设计一个16位的相位累加器,频率分辨率为50000000/2^16=762.9Hz,相位累加量设置为4026即可输出3.027的信号了

衡东县15797808503： Virtex - 5中的xc5vsx50t FPGA可以实现4倍频200MHz吗?FPGA系统外时钟为 - ？
郗花六神： 当然可以了呀,输入50M,4倍频到200M做I/ODelay用;具体实现方法可以用mig核来实现,现在手机上没办法给你原码,等电脑上时给你补上… `timescale 1ns / 1ps module pll_50m(CLKIN1_IN,RST_IN,CLKOUT0_OUT,LOCKED_OUT); input ...

衡东县15797808503： PLL锁相环的怎样认识? - ？
郗花六神： 锁相环用于FPGA主要是倍频,就是把输入的时钟,比如说20M,倍频到100M,200M,一般FPGA都有锁相环内核,直接调用即可,要注意有些PLL的输入时钟的管脚必须接到全局时钟管脚上

衡东县15797808503： 如何使用50MHZ FPGA本身的时钟产生一个 3MHZ 的分时钟 - ？
郗花六神： 楼主教你一个简单的方法,利用quartus自带的pll核可以实现,看下图红框处,设置比例为3/50,由于输入时钟是50MHz,所以50MHz乘以3/50系数后输出的频率就是3MHz(如图红圈处).ISE应该也有类似的pll核,你在工程里直接调用下.

衡东县15797808503： FPGA的PLL产生的外部输出时钟只能分配到某些引脚还是任意管脚? - ？
郗花六神： 外部时钟有一个驱动限制,一般的时钟输入都可以接,如果是你要接的管脚负载太大的话,会带不动,但是不会对PLL有任何影响. 有问题继续问,没问题请采纳,谢谢.

衡东县15797808503： 用fpga产生各种频率的方波 ,xilinx V5的芯片,要产生频率范围250MHz到500MHz,步进1MHz的方波,求详解 - ？
郗花六神： 这么高的频率不可能写出频率可变的方波,因为使用verilog只能对一个方波进行分频,而不能倍频.V5的片子跑到1G已经够高了,再高应该就不可能了,PLL生成1G的方波应该可以,但是1G的方波进行分频只能是2分频,4分频,6分频....(如果不要求50%的占空比可以3分频,5分频...),也就是最多能出个500M.,333M,250M三个频率,要实现250M到500M以1M步进是不可能的,只能考虑模拟电路出波形.

衡东县15797808503： FPGA发出脉冲的脉宽可以时多少?纳秒级?微妙级? - ？
郗花六神： 如果用50Mhz的晶振的话可以到10ns级.占空比从0到100连续可调.50MHz的晶振周期在20ns.上升沿or下降沿触发的话就是10ns的精度.另外用Xilinx的DLL和Altera的Pll可以输出更高的频率,精度还可以更高.楼主写个分频和PWM的模块就可以了.比如频率2500Hz的情况下最小脉宽0ns,连续可调,然后以晶振周期的1/2递进.always @ clk ,就是clk的上升沿和下降沿都触发.另外受器件的限制了.用PLL或者DLL的话XIlinx的Spartan 3不要超过200Mhz,ALtera的cyclon3不要超过300Mhz.

衡东县15797808503： 请教大家,cylone4的芯片最高可以倍频到多少频率?？
郗花六神： C6等级貌似是200M吧