求高手用EDA帮忙做一题~用VHDL语言设计12进制计数器~
同学，你的问题我看了下，联系不上你，百度知道不让我留QQ，看我的个人资料联系我吧，我会给你详细解答的，我这里有很多范文的，你可以参照的，记得给分哈
这是60进制：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CNT10 IS
PORT (CLK,RST,EN : IN STD_LOGIC;
CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
COUT : OUT STD_LOGIC );
END CNT10;
ARCHITECTURE behav OF CNT10 IS
BEGIN
PROCESS(CLK, RST, EN)
VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
IF RST = '1' THEN CQI := (OTHERS =>'0') ; --计数器异步复位
ELSIF CLK'EVENT AND CLK='1' THEN --检测时钟上升沿
IF EN = '1' THEN --检测是否允许计数（同步使能）
IF CQI < 9 THEN CQI := CQI + 1; --允许计数, 检测是否小于9
ELSE CQI := (OTHERS =>'0'); --大于9，计数值清零
END IF;
END IF;
END IF;
IF CLK'EVENT AND CLK='1' THEN
IF CQI = 9 THEN COUT <= '1'; --计数大于9，输出进位信号
ELSE COUT <= '0';
END IF;
END IF;
CQ <= CQI; --将计数值向端口输出
END PROCESS;
END behav;
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CNT6 IS
PORT (CLK1,RST1,EN1 : IN STD_LOGIC;
CQ1: OUT STD_LOGIC_VECTOR(2 DOWNTO 0);
COUT1 : OUT STD_LOGIC );
END CNT6;
ARCHITECTURE behav OF CNT6 IS
BEGIN
PROCESS(CLK1, RST1, EN1)
VARIABLE CQI : STD_LOGIC_VECTOR(2 DOWNTO 0);
BEGIN
IF RST1 = '1' THEN CQI := (OTHERS =>'0') ; --计数器异步复位
ELSIF CLK1'EVENT AND CLK1='1' THEN --检测时钟上升沿
IF EN1 = '1' THEN --检测是否允许计数（同步使能）
IF CQI < 5 THEN CQI := CQI + 1; --允许计数, 检测是否小于5
ELSE CQI := (OTHERS =>'0'); --大于5，计数值清零 END IF;
END IF;
END IF;
IF CLK1'EVENT AND CLK1='1' THEN
IF CQI = 5 THEN COUT1 <= '1'; --计数大于5，输出进位信号
ELSE COUT1 <= '0';
END IF;
END IF;
CQ1 <= CQI; --将计数值向端口输出
END PROCESS;
END behav;
LIBRARY IEEE ;
USE IEEE.STD_LOGIC_1164.ALL ;
ENTITY CNT60 IS
PORT ( CLK0,RST0,EN0 : IN STD_LOGIC;
COUT2: OUT STD_LOGIC;
LED1 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
LED2 : OUT STD_LOGIC_VECTOR(2 DOWNTO 0) );
END ;
ARCHITECTURE one OF CNT60 IS
COMPONENT CNT10
PORT (CLK,RST,EN : IN STD_LOGIC;
CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
COUT : OUT STD_LOGIC );
END COMPONENT ;
COMPONENT CNT6
PORT (CLK1,RST1,EN1 : IN STD_LOGIC;
CQ1: OUT STD_LOGIC_VECTOR(2 DOWNTO 0);
COUT1 : OUT STD_LOGIC );
END COMPONENT ;
SIGNAL COUT0:STD_LOGIC;
BEGIN
u1:CNT10 PORT MAP
(CLK=>CLK0,
RST=>RST0,
EN=>EN0,
COUT=>COUT0,
CQ=>LED1);
u2:CNT6 PORT MAP
(CLK1=>COUT0,
RST1=>RST0,
EN1=>EN0,
COUT1=>COUT2,
CQ1=>LED2);
END ARCHITECTURE one;
这是12进制：
LIBRARY IEEE;
use IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CNT12 IS
PORT(clk9,reset,en9:IN STD_LOGIC;
daout:out STD_LOGIC_VECTOR(5 DOWNTO 0));
END ENTITY CNT12;
ARCHITECTURE fun OF CNT12 IS
SIGNAL count:STD_LOGIC_VECTOR(5 DOWNTO 0);
BEGIN
daout<=count;
PROCESS(clk9,reset,en9)
BEGIN
IF(reset='1')THEN count<="000000"; --若reset=1，则异步清零
ELSIF(clk9'event and clk9='1')THEN --否则，若clk上升沿到
IF en9='1' THEN
IF(count(3 DOWNTO 0)="1001")THEN --若个位计时恰好到"1001"即
IF(count<16#11#)THEN --11进制
count<=count+7; --若到11D则
else
count<="000000"; --复0
END IF;
ELSIF (count<16#11#)THEN --若未到11D，则count进1
count<=count+1;
ELSE --否则清零
count<="000000";
END IF;
END IF; --END IF（count（3 DOWNTO 0）="1001"）
END IF; --END IF（reset='1'）
END PROCESS;
END fun;
USE IEEE.STD_LOGIC_1164.ALL;
use ieee.std_logic_unsigned.all;
ENTITY UPCOUNTER1_10 IS
PORT(CLK,CLR,EN:IN STD_LOGIC;--时钟输入，异步清零，同步使能;
Y:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);--4位输出;
CO:OUT STD_LOGIC);--高位进位;
END UPCOUNTER1_10;
ARCHITECTURE ART OF UPCOUNTER1_10 IS
SIGNAL X:STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
PROCESS(CLK,CLR,EN)
BEGIN
IF CLR='1'THEN X<="0000";
else IF clk'event and clk='1' then
IF EN='1'then x<=x+1;
if x<11 then x<=x+1;co<='0';
else x<="0000";co<='1';
end if;
END IF;
END IF;
END IF;
Y<=X;
END PROCESS;
END ART;
考虑到引脚配置，得根据你实际情况来看，我们的试验箱有好几个模式，每个模式对应的引脚配置是不同的。
library ieee;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_unsigned.all;
use IEEE.std_logic_arith.all;
entity counter_n is
port(data : in std_logic；
load, en, clk, rst,d : in std_logic;
q : out std_logic_vector (3 downto 0));
end counter_n;
architecture behave of counter_n is
signal count : std_logic_vector (3 downto 0);
begin
process(clk, rst)
begin
if rst = '1' then
count <= “0000”;
elsif
clk’event and clk = ‘1’ then
if count=“1010”then
count <= 0;
d<=1;
elsif en = '1' then
count <= count + 1;
end if;
end if;
end process;
q <= count;
end behave;
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
use ieee.std_logic_unsigned.all;
ENTITY UPCOUNTER1_10 IS
PORT(
CLK,CLR,EN:IN STD_LOGIC;
Y:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)
CO:OUT STD_LOGIC;
);
END UPCOUNTER1_10;
ARCHITECTURE ART OF UPCOUNTER1_10 IS
BEGIN
PROCESS(CLK,CLR,EN,A)
SIGNAL X:STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
IF CLR='1'THEN
X<="0000";
ELSE IF EN='1'
THEN X<=A;
ELSE IF clk'event and clk='1' then
IF X="1001"THEN
X<="0000";
ELSE X<=X+'1';
END IF;
END IF;
END IF;
END IF;
Y<=X;
END PROCESS;
END ART;
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity count12 is
port(clk:in std_logic;
reset :in std_logic;
co:out std_logic;
output1: out std_logic_vector( 3 downto 0));
end entity;
architecture action of count12 is
begin
process(clk)
variable tmp:integer range 0 to 11;
begin
if(clk'event and clk='1')then
if(tmp<12)then
tmp:=tmp+1;
else
tmp:=0;
end if;
case tmp is
when 0=>output1<="0000";
when 1=>output1<="0001";
when 2=>output1<="0010";
when 3=>output1<="0011";
when 4=>output1<="0100";
when 5=>output1<="0101";
when 6=>output1<="0110";
when 7=>output1<="0111";
when 8=>output1<="1000";
when 9=>output1<="1001";
when 10=>output1<="1010";
when 11=>output1<="1011";
when others=>output1<="0000";
end case;
if(tmp=11)then
co<='1';
else
co<='0';
end if;
if(reset='1')then
output1<="0000";
tmp:=0;
end if;
end if;
end process;
end action;
求高手用EDA帮忙做一题~用VHDL语言设计12进制计数器~
USE IEEE.STD_LOGIC_1164.ALL;use ieee.std_logic_unsigned.all;ENTITY UPCOUNTER1_10 IS PORT(CLK,CLR,EN:IN STD_LOGIC;--时钟输入，异步清零，同步使能;Y:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);--4位输出;CO:OUT STD_LOGIC);--高位进位;END UPCOUNTER1_10;ARCHITECTURE ART OF UPCOUNTER...
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