8位并行二进制全加器

vhdl设计八位二进制全加器~

library ieee;
use ieee.std_logic_1164.all;
entity product_adder_subtracter is
port(
a,b:in std_logic_vector(7 downto 0);
s:out std_logic_vector(8 downto 0));
end;
architecture behavioral of product_adder_subtracter is
begin
behavior:process(a,b) is
variable carry_in:std_logic;
variable carry_out:std_logic;
variable op2:std_logic_vector(b'range);
begin
op2:=b;
end if;
for index in 0 to 7 loop
carry_in:=carry_out;
s(index)<=a(index) xor op2(index)xor carry_in ;
carry_out:=(a(index)and op2(index))
or(carry_in and (a(index) xor op2(index)));
end loop;
s(8)<=a(7) xor op2(7) xor carry_out;
end process;
end;

上图是一个8位二进制奇校验电路，由4个全加器组成，每个全加器有3个输入，那么3个全加器有9个输入，只用其中8个输入端，将多余的一个接地（逻辑0），3个全加器的输出端再接到第4个全家器的输入端，就构成了奇校验器。
如果要构成偶校验器的话，就把多余的一个全加器的输入端（上图中是第3个全加器的c_in端）接高电平（逻辑1）就行了。

1、设计原理
电路结构图或原理图

电路功能描述
定义了8位二进制全加器顶层设计元件端口信号，输入端口：AIN, BIN,是八个二进制数，数据类型被定义为STD_LOGIC_VECTOR。 CIN是输入的进位，数据类型IN STD_LOGIC；输出端口：SUM为和，数据类型IN STD_LOGIC COUT为输出的进位。 定义了7个信号C1, C2, C3,C4,C5,C6,C7作为器件内部的连接线，采用映射语句port map()将8个一位二进制全加器连接起来构成一个完整的全加器。低位全加器进位输出端连到高一位全加器的进位输入端，任何一位的加法运算必须等到低位加法完成时才能进行，这种进位方式称为串行进位
2、实验程序
程序1：半加器描述
功 能：程序功能简介
VHDL源程序代码
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;

ENTITY H_ADDER IS
PORT (A, B : IN STD_LOGIC;
CO, SO : OUT STD_LOGIC );
END ENTITY H_ADDER;

ARCHITECTURE FH1 OF H_ADDER IS
BEGIN
SO <= NOT (A XOR (NOT B));
CO <= A AND B;
END ARCHITECTURE FH1;

程序2：一位二进制全加器设计顶层描述
功能：程序功能简介
VHDL源程序代码
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;

ENTITY F_ADDER IS
PORT (AIN, BIN, CIN : IN STD_LOGIC;
COUT, SUM : OUT STD_LOGIC );
END ENTITY F_ADDER;

ARCHITECTURE FD1 OF F_ADDER IS
COMPONENT H_ADDER IS
PORT (A, B : IN STD_LOGIC;
CO, SO : OUT STD_LOGIC );
END COMPONENT;
SIGNAL D, E, F : STD_LOGIC;
BEGIN
U1 : H_ADDER PORT MAP(A => AIN, B => BIN, CO => D, SO => E);
U2 : H_ADDER PORT MAP(A => E, B => CIN, CO => F, SO => SUM);
COUT <= D OR F;
END ARCHITECTURE FD1;

程序3：8位并行二进制全加器顶层文件
功能：程序功能简介
VHDL源程序代码
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;

ENTITY F_ADDER8 IS
PORT ( AIN, BIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
CIN : IN STD_LOGIC;
SUM : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);
COUT : OUT STD_LOGIC );
END F_ADDER8;

ARCHITECTURE ONE OF F_ADDER8 IS
COMPONENT F_ADDER IS
PORT (AIN, BIN, CIN : IN STD_LOGIC;
COUT, SUM : OUT STD_LOGIC );
END COMPONENT;
SIGNAL C1, C2, C3,C4,C5,C6,C7: STD_LOGIC;
BEGIN
U1 : F_ADDER PORT MAP(AIN => AIN(0), BIN => BIN(0), CIN => CIN, SUM => SUM(0), COUT => C1);
U2 : F_ADDER PORT MAP(AIN => AIN(1), BIN => BIN(1), CIN => C1, SUM => SUM(1), COUT => C2);
U3 : F_ADDER PORT MAP(AIN => AIN(2), BIN => BIN(2), CIN => C2, SUM => SUM(2), COUT => C3);
U4 : F_ADDER PORT MAP(AIN => AIN(3), BIN => BIN(3), CIN => C3, SUM => SUM(3), COUT => C4);
U5 : F_ADDER PORT MAP(AIN => AIN(4), BIN => BIN(4), CIN => C4, SUM => SUM(4), COUT => C5);
U6 : F_ADDER PORT MAP(AIN => AIN(5), BIN => BIN(5), CIN => C5, SUM => SUM(5), COUT => C6);
U7 : F_ADDER PORT MAP(AIN => AIN(6), BIN => BIN(6), CIN => C6, SUM => SUM(6), COUT => C7);
U8 : F_ADDER PORT MAP(AIN => AIN(7), BIN => BIN(7), CIN => C7, SUM => SUM(7), COUT => COUT);

END ONE;

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振安区19575241253： 设计一个8位二进制并行加法器,在控制变量M的控制下,既能做加法运算又能做减法运算.当控制变量M为0 - ？
刁才盐酸： 用异或门,来控制求反加一. 用 283 即可实现加减运算.

振安区19575241253： vhdl设计八位二进制全加器 - ？
刁才盐酸： library ieee; use ieee.std_logic_1164.all; entity product_adder_subtracter is port( a,b:in std_logic_vector(7 downto 0); s:out std_logic_vector(8 downto 0)); end; architecture behavioral of product_adder_subtracter isbegin behavior:process(a,b) is ...

振安区19575241253： 用全加器组成八位二进制代码奇偶校验器,电路应如何连接? - ？
刁才盐酸： 上图是一个8位二进制奇校验电路,由4个全加器组成,每个全加器有3个输入,那么3个全加器有9个输入,只用其中8个输入端,将多余的一个接地(逻辑0),3个全加器的输出端再接到第4个全家器的输入端,就构成了奇校验器.如果要构成偶校验器的话,就把多余的一个全加器的输入端(上图中是第3个全加器的c_in端)接高电平(逻辑1)就行了.

振安区19575241253： 用逻辑门电路设计八位二进制全加器,求图,最好告诉解析一下 - ？
刁才盐酸： 要全用逻辑门做全加器,那是要用上九十多枚四款不同的门电路才行,听起来并不符合经济效益,也费时失事;其实,现成的芯片就有四位元二进制的全加器,CMOS的有MC14008B,TTL的有74LS283,这两个芯片的功能、封装和引脚都完全相同,可互相替代,分别只是CMOS的耐压更高,Vcc达18伏,但工作于5伏供电的场合绝无问题;而两个四位元的串接起来就是八位元二进制全加器了,当中,最低位-LSB-b0是第一个的A1/B1/S1,最高位-MSB-b7是第二个的A4/B4/S4,第一个的进位输入-Cin要接地,第二个的进位输出-Cout空接就可以了.

振安区19575241253： 8位加法器的8位指的是什么? - ？
刁才盐酸： 8位加法器就是实现两个 8位二进制相加,其结果的范围应该在00000000到111111110之间,八位二进制数换算成三位十进制数最大为255,也就是说要输入两个000到255之间的数.再看看别人怎么说的.

振安区19575241253： verilog调用四位二进制加法器来写八位二进制加法器 - ？
刁才盐酸： 四位二进制加法器做底层,顶层调用它,输入8位,拆成[7:4]和[3:0]两个四位,低位一个加法器,高位一个加法器,然后把低位的进位送高位加法器再做一次计算. 输入8位,输出9位. 具体代码自己调试就好

振安区19575241253： 为什么8位二进制加法器的第一个全加器进位输入需要接地,还表示输入 - ？
刁才盐酸： 因为这个加法器是由八个二进制全加器够成的,第第一个全加器只有进位输出到第二个全加器的进位输入,而没有进位输入所以接地.

振安区19575241253： 八位加法器程序 - ？
刁才盐酸： 汇编 add ax,bx 就是8位(字节)的加法指令data segment sum db ? data ends code segment assume cs:code,ds:data start: mov ax,data mov ds,ax add ax,bx mov sum,ax mov ax,4c00h int 21hcode ends end start

振安区19575241253： 用Vivado编写八位加法器的程序 - ？
刁才盐酸： 设计一个8位的二进制全加器,并采用三种方法描述:输入信号:op1, op2. VHDL全名Very-High-Speed Integrated Circuit Hardware Description Language,诞生于1982年.1987年底,VHDL被IEEE和美国国防部确认为标准硬件描述语言 ....

振安区19575241253： 什么是八位全加器 - ？
刁才盐酸： 就是4个半加器连成的加法器