基于SelectIO的高速ADC时序实现(二)

作者&投稿:关雪 (若有异议请与网页底部的电邮联系)
~ 通过实战示例,本文以高速ADS42LB69芯片为对象,展示了如何利用SelectIO IP迅速且高效地生成驱动。有关SelectIO IP的使用,可参考“Xilinx SelectIO IP使用说明(一)”。
ADS42LB49和ADS42LB69构成了高线性度、双通道、14位和16位、250MSPS模数转换器(ADC)系列,支持DDR和QDR LVDS输出接口。这些芯片通过缓冲模拟输入,显著降低了采样保持阶段的毛刺能量,同时在宽频率范围内提供恒定的输入阻抗。采样时钟分频器的应用使得系统时钟架构设计更加灵活。ADS42LBx9在广泛的输入频率范围内以低功耗提供了卓越的无杂散动态范围(SFDR)。
用户可以根据需求,通过SPI将数据接口配置为QDR或DDR接口,并在测试模式下验证数据,以确保系统正确性。此外,用户还可以调整输入时钟的延时,或利用SelectIO的delay和delayctrl功能对时钟信号进行微调,以满足时序要求。这些内容非本文重点,未作详细展开,具体可参见官方数据表。
数据接口引脚由1.8V供电,因此数据接口采用差分1.8V。
下图展示了ADS42LB69在DDR模式下的时序图。从中可见,有一个时钟接口和两对数据接口(DA与DB),每对数据接口在时钟的上升沿和下降沿采样,经过一个时钟周期可以捕获16位数据。
基于对ADS42LB69的了解,用户可以轻松配置SelectIO IP的图形用户界面(GUI)。
首先,时钟接口和数据接口都应设置为输入。由于ADS42LB69采用DDR模式,且所有数据引脚都是并行的,因此不选择串行/并行转换器(SERDES)。
由于数据时钟源自ADS42LB69引脚,应选择外部时钟而非FPGA内部时钟。
在处理高速数据时,布局布线可能会导致数据引脚之间的延时不一致。在这种情况下,可以在每个数据引脚上添加idelay和delayctrl模块进行微调。如果数据引脚与时钟引脚之间存在不对齐,通常对时钟引脚添加idelay和delayctrl模块进行微调。
IP生成后,用户可以通过右键选择“Open IP Example Design”进行仿真,以加深理解,并使用在线DEBUG功能调试延时模块,确保设计满足要求。


基于SelectIO的高速ADC时序实现(二)
通过实战示例,本文以高速ADS42LB69芯片为对象,展示了如何利用SelectIO IP迅速且高效地生成驱动。有关SelectIO IP的使用,可参考“Xilinx SelectIO IP使用说明(一)”。ADS42LB49和ADS42LB69构成了高线性度、双通道、14位和16位、250MSPS模数转换器(ADC)系列,支持DDR和QDR LVDS输出接口。这些芯片通过缓...

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  本文通过以高速 ADS42LB69 芯片为例进行实战,利用SelectIO IP快速快速高效完成驱动的生成。关于SelectIO IP的使用,可以参考 Xilinx SelectIO IP使用说明(一) 。  ADS42LB49和ADS42LB69是 高线性度、双通道、14 和 16 位 250MSPS 模式转换器 (ADC) 系列,支持 DDR ...

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