产生低电平为0v,高电平为5v的500k时钟??

作者&投稿:尤刷 (若有异议请与网页底部的电邮联系)
verilog 中如何让一个高电平在经过一个时钟周期后回到低电平 用了#延迟没有用啊~

看你的问题你并不是在写测试代码,只是在写设计代码,设计中输出高低电平变化要由输入来控制。延时有关的语句在设计中是不可综合的,在编译综合后,编译器会自动忽略。所以你还要一个输入来控制
当然你这个done 本身就可以定义为一个input 然后对应的 IO 外接控制高低电平的按键来控制done 的高低 简要思路如下:

module XX (done,XX,……);

input done;
output XX;
…… ;
reg XX;
always @ (done)
begin

if (done) //done 由输入IO口控制

XX = 0;
else
XX = ……;

end
........
..........
..........
endmodule
当然如果是些测试代码的话就是上面那位仁兄所写的。希望能帮到你,共同进步,加油!!

不矛盾,图中在SCL是高电平时SDA发生了变化,这是表示信号的开始和结束,就是说开始数据传输和结束数据的传输,而在开始和结束之间时,数据线上的数据只有在SCL为低电平时才会发生变化,为高电平时数据保持稳定。

观察到的高低电平是2.6v,-2.6v,因为单片机是不可能输出负电压的,而你给的数据之差为5.2V,可认为是电源电压。是不是示波的问题?是不是什么参数没调好? 

如果不是仪器的原因,那么你可以用NE5532,LF412,LM324等芯片做一个比较器,那么当电压低于0时输出0(单电源),大于某值(如1V,具体的可以分压)时输出芯片供电电源。



其实,你只要在输出的相应P口加一个上拉电阻10K,使静态电平达到5v,试试(必要时可加下拉电阻),没问题的!

输出是2.6V和-2.6V,那就用附图电路处理一下应该可以。



其实,你只要在输出的相应P口加一个上拉电阻10K,使静态电平达到5v,试试(必要时可加下拉电阻),没问题的


产生低电平为0v,高电平为5v的500k时钟??
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汉阴县17583684964: 产生低电平为0v,高电平为5v的500k时钟??
刀筠磷酸: <p>观察到的高低电平是2.6v,-2.6v,因为单片机是不可能输出负电压的,而你给的数据之差为5.2V,可认为是电源电压.是不是示波的问题?是不是什么参数没调好? </p> <p>如果不是仪器的原因,那么你可以用NE5532,LF412,LM324等芯片做一个比较器,那么当电压低于0时输出0(单电源),大于某值(如1V,具体的可以分压)时输出芯片供电电源.</p> <p></p>

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