数字电路制作一个加减计数器

请教数字电路高手,减法计数器怎么作啊?~

3)按计数增减分:加法计数器,减法计数器,加/减法计数器.
7.3.1 异步计数器
一,异步二进制计数器
1,异步二进制加法计数器
分析图7.3.1 由JK触发器组成的4位异步二进制加法计数器.
分析方法:由逻辑图到波形图(所有JK触发器均构成为T/ 触发器的形式,且后一级触发器的时钟脉冲是前一级触发器的输出Q),再由波形图到状态表,进而分析出其逻辑功能.
2,异步二进制减法计数器
减法运算规则:0000-1时,可视为(1)0000-1=1111;1111-1=1110,其余类推.

注:74LS163的引脚排列和74LS161相同,不同之处是74LS163采用同步清零方式.
(2)CT74LS161的逻辑功能
①=0时异步清零.C0=0
②=1,=0时同步并行置数.
③==1且CPT=CPP=1时,按照4位自然二进制码进行同步二进制计数.
④==1且CPT·CPP=0时,计数器状态保持不变.
4,反馈置数法获得N进制计数器
方法如下:
·写出状态SN-1的二进制代码.
·求归零逻辑,即求置数控制端的逻辑表达式.
·画连线图.
(集成计数器中,清零,置数均采用同步方式的有74LS163;均采用异步方式的有74LS193,74LS197,74LS192;清零采用异步方式,置数采用同步方式的有74LS161,74LS160;有的只具有异步清零功能,如CC4520,74LS190,74LS191;74LS90则具有异步清零和异步置9功能.等等)
试用CT74LS161构成模小于16的N进制计数器
5,同步二进制加/减计数器
二,同步十进制加法计数器
8421BCD码同步十进制加法计数器电路分析
三,集成同计数器
1,集成十进制同步加法计数器CT74LS160
(1)CT74LS160的引脚排列和逻辑功能示意图
图7.3.3 CT74LS160的引脚排列图和逻辑功能示意图
(2)CT74LS160的逻辑功能
①=0时异步清零.C0=0
②=1,=0时同步并行置数.
③==1且CPT=CPP=1时,按照BCD码进行同步十进制计数.
④==1且CPT·CPP=0时,计数器状态保持不变.
2.集成十进制同步加/减计数器CT74LS190
其逻辑功能示意图如教材图7.3.15所示.功能如教材表7.3.10所示.
集成计数器小结:
集成十进制同步加法计数器74160,74162的引脚排列图,逻辑功能示意图与74161,74163相同,不同的是,74160和74162是十进制同步加法计数器,而74161和74163是4位二进制(16进制)同步加法计数器.此外,74160和74162的区别是,74160采用的是异步清零方式,而74162采用的是同步清零方式.
74190是单时钟集成十进制同步可逆计数器,其引脚排列图和逻辑功能示意图与74191相同.74192是双时钟集成十进制同步可逆计数器,其引脚排列图和逻辑功能示意图与74193相同.
7.3.3 利用计数器的级联获得大容量N进制计数器
计数器的级联是将多个计数器串接起来,以获得计数容量更大的N进制计数器.
1,异步计数器一般没有专门的进位信号输出端,通常可以用本级的高位输出信号驱动下一级计数器计数,即采用串行进位方式来扩展容量.
举例:74LS290
(1)100进制计数器
(2)64进制计数器
2,同步计数器有进位或借位输出端,可以选择合适的进位或借位输出信号来驱动下一级计数器计数.同步计数器级联的方式有两种,一种级间采用串行进位方式,即异步方式,这种方式是将低位计数器的进位输出直接作为高位计数器的时钟脉冲,异步方式的速度较慢.另一种级间采用并行进位方式,即同步方式,这种方式一般是把各计数器的CP端连在一起接统一的时钟脉冲,而低位计数器的进位输出送高位计数器的计数控制端.
举例:74161
(1)60进制
(2)12位二进制计数器(慢速计数方式)
12位二进制计数器(快速计数方式)
7.4 寄存器和移位寄存器
寄存器是由具有存储功能的触发器组合起来构成的.一个触发器可以存储1位二进制代码,存放n位二进制代码的寄存器,需用n个触发器来构成.
按照功能的不同,可将寄存器分为基本寄存器和移位寄存器两大类.基本寄存器只能并行送入数据,需要时也只能并行输出.移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移,数据既可以并行输入,并行输出,也可以串行输入,串行输出,还可以并行输入,串行输出,串行输入,并行输出,十分灵活,用途也很广.
7.4.1 基本寄存器
概念:在数字电路中,用来存放二进制数据或代码的电路称为寄存器.
1,单拍工作方式基本寄存器
无论寄存器中原来的内容是什么,只要送数控制时钟脉冲CP上升沿到来,加在并行数据输入端的数据D0～D3,就立即被送入进寄存器中,即有:
2.双拍工作方式基本寄存器
(1)清零.CR=0,异步清零.即有:
(2)送数.CR=1时,CP上升沿送数.即有:
(3)保持.在CR=1,CP上升沿以外时间,寄存器内容将保持不变.
7.4.2 移位寄存器
1.单向移位寄存器
四位右移寄存器:
时钟方程:
驱动方程:
状态方程:
右移位寄存器的状态表:
输入
现态
次态
说明
Di CP
1 ↑
1 ↑
1 ↑
1 ↑
0 0 0 0
1 0 0 0
1 1 0 0
1 1 1 0
1 0 0 0
1 1 0 0
1 1 1 0
1 1 1 1
连续输入4个1
单向移位寄存器具有以下主要特点:
单向移位寄存器中的数码,在CP脉冲操作下,可以依次右移或左移.
n位单向移位寄存器可以寄存n位二进制代码.n个CP脉冲即可完成串行输入工作,此后可从Q0～Qn-1端获得并行的n位二进制数码,再用n个CP脉冲又可实现串行输出操作.
若串行输入端状态为0,则n个CP脉冲后,寄存器便被清零.
2.双向移位寄存器
M=0时右移 M=1时左移

3.集成双向移位寄存器74LS194
CT74LS194的引脚排列图和逻辑功能示意图:
CT74LS194的功能表:
工作状态
0 × × ×
1 0 0 ×
1 0 1 ↑
1 1 0 ↑
1 1 1 ×
异步清零
保 持
右 移
左 移
并行输入
7.4.3 移位寄存器的应用
一,环形计数器
1,环形计数器是将单向移位寄存器的串行输入端和串行输出端相连, 构成一个闭合的环.
结构特点:,即将FFn-1的输出Qn-1接到FF0的输入端D0.
工作原理:根据起始状态设置的不同,在输入计数脉冲CP的作用下,环形计数器的有效状态可以循环移位一个1,也可以循环移位一个0.即当连续输入CP脉冲时,环形计数器中各个触发器的Q端或端,将轮流地出现矩形脉冲.
实现环形计数器时,必须设置适当的初态,且输出Q3Q2Q1Q0端初始状态不能完全一致(即不能全为"1"或"0"),这样电路才能实现计数, 环形计数器的进制数N与移位寄存器内的触发器个数n相等,即N=n
2,能自启动的4位环形计数器
状态图:
由74LS194构成的能自启动的4位环形计数器
时序图
二,扭环形计数器
1,扭环形计数器是将单向移位寄存器的串行输入端和串行反相输出端相连,构成一个闭合的环.
实现扭环形计数器时,不必设置初态.扭环形计数器的进制数
N与移位寄存器内的触发器个数n满足N=2n的关系
结构特点为:,即将FFn-1的输出接到FF0的输入端D0.
状态图:
2,能自启动的4位扭环形计数器
7.4.4 顺序脉冲发生器
在数字电路中,能按一定时间,一定顺序轮流输出脉冲波形的电路称为顺序脉冲发生器.
顺序脉冲发生器也称脉冲分配器或节拍脉冲发生器,一般由计数器(包括移位寄存器型计数器)和译码器组成.作为时间基准的计数脉冲由计数器的输入端送入,译码器即将计数器状态译成输出端上的顺序脉冲,使输出端上的状态按一定时间,一定顺序轮流为1,或者轮流为0.前面介绍过的环形计数器的输出就是顺序脉冲,故可不加译码电路即可直接作为顺序脉冲发生器.
一,计数器型顺序脉冲发生器
计数器型顺序脉冲发生器一般用按自然态序计数的二进制计数器和译码器构成.
举例:用集成计数器74LS163和集成3线-8线译码器74LS138构成的8输出顺序脉冲发生器.
二,移位型顺序脉冲发生器
◎移位型顺序脉冲发生器由移位寄存器型计数器加译码电路构成.其中环形计数器的输出就是顺序脉冲,故可不加译码电路就可直接作为顺序脉冲发生器.
◎时序图:
◎由CT74LS194构成的顺序脉冲发生器
见教材P233的图7.4.6和图7.4.7
7.5 同步时序电路的设计(略)
7.6 数字系统一般故障的检查和排除(略)
本章小结
计数器是一种应用十分广泛的时序电路,除用于计数,分频外,还广泛用于数字测量,运算和控制,从小型数字仪表,到大型数字电子计算机,几乎无所不在,是任何现代数字系统中不可缺少的组成部分.
计数器可利用触发器和门电路构成.但在实际工作中,主要是利用集成计数器来构成.在用集成计数器构成N进制计数器时,需要利用清零端或置数控制端,让电路跳过某些状态来获得N进制计数器.
寄存器是用来存放二进制数据或代码的电路,是一种基本时序电路.任何现代数字系统都必须把需要处理的数据和代码先寄存起来,以便随时取用.
寄存器分为基本寄存器和移位寄存器两大类.基本寄存器的数据只能并行输入,并行输出.移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移,数据可以并行输入,并行输出,串行输入,串行输出,并行输入,串行输出,串行输入,并行输出.
寄存器的应用很广,特别是移位寄存器,不仅可将串行数码转换成并行数码,或将并行数码转换成串行数码,还可以很方便地构成移位寄存器型计数器和顺序脉冲发生器等电路.
在数控装置和数字计算机中,往往需要机器按照人们事先规定的顺序进行运算或操作,这就要求机器的控制部分不仅能正确地发出各种控制信号,而且要求这些控制信号在时间上有一定的先后顺序.通常采取的方法是,用一个顺序脉冲发生器来产生时间上有先后顺序的脉冲,以控制系统各部分协调地工作.
顺序脉冲发生器分计数型和移位型两类.计数型顺序脉冲发生器状态利用率高,但由于每次CP信号到来时,可能有两个或两个以上的触发器翻转,因此会产生竞争冒险,需要采取措施消除.移位型顺序脉冲发生器没有竞争冒险问题,但状态利用率低.

由JK触发器组成的4位异步二进制减法计数器的工作情况分析略.
二,异步十进制加法计数器
由JK触发器组成的异步十进制加法计数器的由来:在4位异步二进制加法计数器的基础上经过适当修改获得.
有效状态:0000——1001十个状态;无效状态:1010～1111六个状态.
三,集成异步计数器CT74LS290
为了达到多功能的目的,中规模异步计数器往往采用组合式的结构,即由两个独立的计数来构成整个的计数器芯片.如:
74LS90(290):由模2和模5的计数器组成;
74LS92 :由模2和模6的计数器组成;
74LS93 :由模2和模8的计数器组成.
1.CT74LS290的情况如下.
(1)电路结构框图和逻辑功能示意图
(2)逻辑功能
如下表7.3.1所示.
注:5421码十进制计数时,从高位到低位的输出为.
2,利用反馈归零法获得N(任意正整数)进制计数器
方法如下:
(1)写出状态SN的二进制代码.
(2)求归零逻辑(写出反馈归零函数),即求异步清零端(或置数控制端)信号的逻辑表达式.
(3)画连线图.
举例:试用CT74LS290构成模小于十的N进制计数器.
CT74LS290则具有异步清零和异步置9功能.讲解教材P215的[例7.3.1].
注:CT74LS90的功能与CT74LS290基本相同.
7.3.2 同步计数器
一,同步二进制计数器
1.同步二进制加法计数器
2,同步二进制减法计数器
3,集成同步二进制计数器CT74LS161
(1)CT74LS161的引脚排列和逻辑功能示意图
注:74LS163的引脚排列和74LS161相同,不同之处是74LS163采用同步清零方式.
(2)CT74LS161的逻辑功能
①=0时异步清零.C0=0
②=1,=0时同步并行置数.
③==1且CPT=CPP=1时,按照4位自然二进制码进行同步二进制计数.
④==1且CPT·CPP=0时,计数器状态保持不变.
4,反馈置数法获得N进制计数器
方法如下:
·写出状态SN-1的二进制代码.
·求归零逻辑,即求置数控制端的逻辑表达式.
·画连线图.
(集成计数器中,清零,置数均采用同步方式的有74LS163;均采用异步方式的有74LS193,74LS197,74LS192;清零采用异步方式,置数采用同步方式的有74LS161,74LS160;有的只具有异步清零功能,如CC4520,74LS190,74LS191;74LS90则具有异步清零和异步置9功能.等等)
试用CT74LS161构成模小于16的N进制计数器
5,同步二进制加/减计数器
二,同步十进制加法计数器
8421BCD码同步十进制加法计数器电路分析
三,集成同计数器
1,集成十进制同步加法计数器CT74LS160
(1)CT74LS160的引脚排列和逻辑功能示意图
图7.3.3 CT74LS160的引脚排列图和逻辑功能示意图
(2)CT74LS160的逻辑功能
①=0时异步清零.C0=0
②=1,=0时同步并行置数.
③==1且CPT=CPP=1时,按照BCD码进行同步十进制计数.
④==1且CPT·CPP=0时,计数器状态保持不变.
2.集成十进制同步加/减计数器CT74LS190
其逻辑功能示意图如教材图7.3.15所示.功能如教材表7.3.10所示.
集成计数器小结:
集成十进制同步加法计数器74160,74162的引脚排列图,逻辑功能示意图与74161,74163相同,不同的是,74160和74162是十进制同步加法计数器,而74161和74163是4位二进制(16进制)同步加法计数器.此外,74160和74162的区别是,74160采用的是异步清零方式,而74162采用的是同步清零方式.
74190是单时钟集成十进制同步可逆计数器,其引脚排列图和逻辑功能示意图与74191相同.74192是双时钟集成十进制同步可逆计数器,其引脚排列图和逻辑功能示意图与74193相同.
7.3.3 利用计数器的级联获得大容量N进制计数器
计数器的级联是将多个计数器串接起来,以获得计数容量更大的N进制计数器.
1,异步计数器一般没有专门的进位信号输出端,通常可以用本级的高位输出信号驱动下一级计数器计数,即采用串行进位方式来扩展容量.
举例:74LS290
(1)100进制计数器
(2)64进制计数器
2,同步计数器有进位或借位输出端,可以选择合适的进位或借位输出信号来驱动下一级计数器计数.同步计数器级联的方式有两种,一种级间采用串行进位方式,即异步方式,这种方式是将低位计数器的进位输出直接作为高位计数器的时钟脉冲,异步方式的速度较慢.另一种级间采用并行进位方式,即同步方式,这种方式一般是把各计数器的CP端连在一起接统一的时钟脉冲,而低位计数器的进位输出送高位计数器的计数控制端.
举例:74161
(1)60进制
(2)12位二进制计数器(慢速计数方式)
12位二进制计数器(快速计数方式)
7.4 寄存器和移位寄存器
寄存器是由具有存储功能的触发器组合起来构成的.一个触发器可以存储1位二进制代码,存放n位二进制代码的寄存器,需用n个触发器来构成.
按照功能的不同,可将寄存器分为基本寄存器和移位寄存器两大类.基本寄存器只能并行送入数据,需要时也只能并行输出.移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移,数据既可以并行输入,并行输出,也可以串行输入,串行输出,还可以并行输入,串行输出,串行输入,并行输出,十分灵活,用途也很广.
7.4.1 基本寄存器
概念:在数字电路中,用来存放二进制数据或代码的电路称为寄存器.
1,单拍工作方式基本寄存器
无论寄存器中原来的内容是什么,只要送数控制时钟脉冲CP上升沿到来,加在并行数据输入端的数据D0～D3,就立即被送入进寄存器中,即有:
2.双拍工作方式基本寄存器
(1)清零.CR=0,异步清零.即有:
(2)送数.CR=1时,CP上升沿送数.即有:
(3)保持.在CR=1,CP上升沿以外时间,寄存器内容将保持不变.
7.4.2 移位寄存器
1.单向移位寄存器
四位右移寄存器:
时钟方程:
驱动方程:
状态方程:
右移位寄存器的状态表:
输入
现态
次态
说明
Di CP
1 ↑
1 ↑
1 ↑
1 ↑
0 0 0 0
1 0 0 0
1 1 0 0
1 1 1 0
1 0 0 0
1 1 0 0
1 1 1 0
1 1 1 1
连续输入4个1
单向移位寄存器具有以下主要特点:
单向移位寄存器中的数码,在CP脉冲操作下,可以依次右移或左移.
n位单向移位寄存器可以寄存n位二进制代码.n个CP脉冲即可完成串行输入工作,此后可从Q0～Qn-1端获得并行的n位二进制数码,再用n个CP脉冲又可实现串行输出操作.
若串行输入端状态为0,则n个CP脉冲后,寄存器便被清零.
2.双向移位寄存器
M=0时右移 M=1时左移

3.集成双向移位寄存器74LS194
CT74LS194的引脚排列图和逻辑功能示意图:
CT74LS194的功能表:
工作状态
0 × × ×
1 0 0 ×
1 0 1 ↑
1 1 0 ↑
1 1 1 ×
异步清零
保 持
右 移
左 移
并行输入
7.4.3 移位寄存器的应用
一,环形计数器
1,环形计数器是将单向移位寄存器的串行输入端和串行输出端相连, 构成一个闭合的环.
结构特点:,即将FFn-1的输出Qn-1接到FF0的输入端D0.
工作原理:根据起始状态设置的不同,在输入计数脉冲CP的作用下,环形计数器的有效状态可以循环移位一个1,也可以循环移位一个0.即当连续输入CP脉冲时,环形计数器中各个触发器的Q端或端,将轮流地出现矩形脉冲.
实现环形计数器时,必须设置适当的初态,且输出Q3Q2Q1Q0端初始状态不能完全一致(即不能全为"1"或"0"),这样电路才能实现计数, 环形计数器的进制数N与移位寄存器内的触发器个数n相等,即N=n
2,能自启动的4位环形计数器
状态图:
由74LS194构成的能自启动的4位环形计数器
时序图
二,扭环形计数器
1,扭环形计数器是将单向移位寄存器的串行输入端和串行反相输出端相连,构成一个闭合的环.
实现扭环形计数器时,不必设置初态.扭环形计数器的进制数
N与移位寄存器内的触发器个数n满足N=2n的关系
结构特点为:,即将FFn-1的输出接到FF0的输入端D0.
状态图:
2,能自启动的4位扭环形计数器
7.4.4 顺序脉冲发生器
在数字电路中,能按一定时间,一定顺序轮流输出脉冲波形的电路称为顺序脉冲发生器.
顺序脉冲发生器也称脉冲分配器或节拍脉冲发生器,一般由计数器(包括移位寄存器型计数器)和译码器组成.作为时间基准的计数脉冲由计数器的输入端送入,译码器即将计数器状态译成输出端上的顺序脉冲,使输出端上的状态按一定时间,一定顺序轮流为1,或者轮流为0.前面介绍过的环形计数器的输出就是顺序脉冲,故可不加译码电路即可直接作为顺序脉冲发生器.
一,计数器型顺序脉冲发生器
计数器型顺序脉冲发生器一般用按自然态序计数的二进制计数器和译码器构成.
举例:用集成计数器74LS163和集成3线-8线译码器74LS138构成的8输出顺序脉冲发生器.
二,移位型顺序脉冲发生器
◎移位型顺序脉冲发生器由移位寄存器型计数器加译码电路构成.其中环形计数器的输出就是顺序脉冲,故可不加译码电路就可直接作为顺序脉冲发生器.
◎时序图:
◎由CT74LS194构成的顺序脉冲发生器
见教材P233的图7.4.6和图7.4.7
7.5 同步时序电路的设计(略)
7.6 数字系统一般故障的检查和排除(略)
本章小结
计数器是一种应用十分广泛的时序电路,除用于计数,分频外,还广泛用于数字测量,运算和控制,从小型数字仪表,到大型数字电子计算机,几乎无所不在,是任何现代数字系统中不可缺少的组成部分.
计数器可利用触发器和门电路构成.但在实际工作中,主要是利用集成计数器来构成.在用集成计数器构成N进制计数器时,需要利用清零端或置数控制端,让电路跳过某些状态来获得N进制计数器.
寄存器是用来存放二进制数据或代码的电路,是一种基本时序电路.任何现代数字系统都必须把需要处理的数据和代码先寄存起来,以便随时取用.
寄存器分为基本寄存器和移位寄存器两大类.基本寄存器的数据只能并行输入,并行输出.移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移,数据可以并行输入,并行输出,串行输入,串行输出,并行输入,串行输出,串行输入,并行输出.
寄存器的应用很广,特别是移位寄存器,不仅可将串行数码转换成并行数码,或将并行数码转换成串行数码,还可以很方便地构成移位寄存器型计数器和顺序脉冲发生器等电路.
在数控装置和数字计算机中,往往需要机器按照人们事先规定的顺序进行运算或操作,这就要求机器的控制部分不仅能正确地发出各种控制信号,而且要求这些控制信号在时间上有一定的先后顺序.通常采取的方法是,用一个顺序脉冲发生器来产生时间上有先后顺序的脉冲,以控制系统各部分协调地工作.
顺序脉冲发生器分计数型和移位型两类.计数型顺序脉冲发生器状态利用率高,但由于每次CP信号到来时,可能有两个或两个以上的触发器翻转,因此会产生竞争冒险,需要采取措施消除.移位型顺序脉冲发生器没有竞争冒险问题,但状态利用率低.

你用74LS192就没有这个问题了，要用74LS193，他不是十进制的，需要取模；

----要用两块带并行输入的BCD码计数器74LS192芯片,一块8位数比较器74LS682,两块BCD七段译码器,两个数码管,一块与非门74LS00,两个开关,一个置数,另一个加或减计数切换.四个BCD码拨码开关,脉冲发生电路用555做做,另外还需要一些电阻电容等元件.
----思路是这样的,用555做时钟信号发生器,通过选择开关(加或减计数)把CP脉冲加到计数器,计数器置数时,先将置数开关合上,再通过BCD拨码开关置数,置数完成后将置数开关复位.计数器的输出要通过七段译码器送到数码管显示,这样你可以看到现在的计数状态,同时还要将计数器的输出信号送到比较器与所设的上限数值进行比较,将比较的结果再通过继电器输出,同时还将结果送到脉冲信号发生器,可控制计数脉冲的启停.最大设定值是99,最小0.
----你可以先自己查下芯片资料,然后设计一下试试,到时候再交流一下,我把图纸传给你.你最好动手做一下,这样能提高你的动手能力.

计数器和计算器是完全不同的两个概念；
简单说：
数字电路中的计数器是对脉冲信号进行计数，或从某一个设定值开始进行加（减）一计数，
并且是以二进制形式表示；
而一般的便携式计算器，功能就比计数器强大得多了，可以做加减乘除等等运算，通常是以十进制形式显示（也可以显示为其他制式），显然这些都需要人工参与操作的；

---

宝丰县19796053316： 设计一个8位减法计数器电路(7,6…0循环).用D触发器实现求门电路图.. - ？
司纪甘利：[答案] 你可以先做熟悉的事,就是用D触发器构成8位的加计数器,然后取反,如此就得到减计数器了;

宝丰县19796053316： 求十进制减法计数器电路设计用D或JK触发器设计一个2位十进制减法计数器电路.4个按键表示减数,差用以为数码管显示,借位用一只LED表示.有仿真图和... - ？
司纪甘利：[答案] 我数字电路刚好把计数器那一章学完了,还做过了试验 用两片CC40192组成两位十进制减法计数器,输入1Hz连续技术脉冲,进行由99-00累减计数,图我不知道在电脑上怎么画,只好口述了,CC40192是16接口的,端口对应:1-D1,2-Q1,3-Q0,4-...

宝丰县19796053316： 设计一个8位减法计数器电路(7,6…0循环).用D触发器实现. - ？
司纪甘利：[答案] D触发器可以做二进制的减法计数器,第二级的d触发器cp端接到第一级的q端就可以了 但是d触发器得连接成t'触发器

宝丰县19796053316： 用cc4013活74ls74d触发器构成4位二进制异步加法计数器,rd和sd应该怎么处理 - ？
司纪甘利： 利用D触发器构成计数器,数字电路实验设计:D触发器组成的4位异步二进制加法计数器. 一、选用芯片74LS74,管脚图如下.说明:74LS74是上升沿触发的双D触发器, D触发器的特性方程为 二、设计方案:用触发器组成计数器.触发器...

宝丰县19796053316： 如何将加法器和减法器电路组合在一起组合成加减法计数器 - ？
司纪甘利： 将加法器和减法器电路组合在一起组合成加减法计数器?你这提问有点跑题了,加法器知减法器可是组合逻辑电路,完成加/减计算的.而加/减计数器却是时序逻辑电路,是计数的.虽一字之差,但作用却大不相同.计算和计数可是两码事,电路不同,作用更不同.

宝丰县19796053316： 设计一个12位的加法计数器,要求如下:. - ？
司纪甘利： 40110 为十进制可逆计数器/锁存器/译码器/驱动器,具有加减计数,计数器状 态锁存,七段显示译码输出等功能.40110 有2 个计数时钟输入端CPU 和CPD 分别用作加计数时钟输入和减计数时 钟输入.由于电路内部有一个时钟信号预处理逻辑...

宝丰县19796053316： 用数字电路设计,,使得完成数码管增减功能 - ？
司纪甘利： 74LS191+74LS47就可以构成递增/减计数器74LS47是BCD-7段数码管译码器/驱动器74LS191是可预置的四位二进制加/减法计数器通过U/D端控制加减计数

宝丰县19796053316： 求设计一个用74LS161组成的7进加法计数器.(分别用异步清零、同步置零、c置数法实现)电路图及步奏! - ？
司纪甘利： 1、首先找到一块74LS195芯片,将其J、K输入端连接到一起,将R、LOAD端连接高电平,将CP端连接脉冲信号,再将输出端从左到右、从上到下编号为Q0、Q1、Q2、Q3,如图所示. 2、运用上面告诉大家的公式算出i=3,所以将Q2和Q3...

宝丰县19796053316： 求设计知道:两位十进制数加减1的电路图. - ？
司纪甘利： 用两片74LS168就可以搞定了,74LS168是十进制加/减计数器.图中CLK是时钟脉冲,U/D是加/减控制端,低电平为减法,高电平为加法.

宝丰县19796053316： 帮忙设计一个大学51单片机加减法计数器实验 - ？
司纪甘利： DB0_7 EQU P1;将P1口接到实验箱里对应的口子上 P_3 EQU P3 ;将P3口接到相对应的接口上 K1 BIT P2.0;P2.0、P2.1各接一个按键 K2 BIT P2.1; ORG 0000H AJMP MAIN ORG 0030H MAIN: MOV R0,#00H MOV DB0_7,#0FFH MOV P_3,#0...