vhdl和verilog可以混用吗
作者&投稿：秋超 （若有异议请与网页底部的电邮联系）
fpga pc 通信 接收不到
检查usb转串口驱动装好没，如果装好了，检查fpga和pc是否正常连接，注意fpga下载接口第一引脚，不要接反
临翔区风寒回答： 可以,不仅verilog 可以与 vhdl 混合使用,而且与原理图也能混合使用,就是传说中的分层设计,底层模块随便你用什么,生成符号就成,然后到顶层调用,顶层可用原理图也可用语言,目前altera的quartus、xilinx的ise、lattice的isplever均支持这种模式
欧阳享19352384819问： verilog 可以与 vhdl 混合使用吗?？
临翔区风寒回答： 应该是不行的,他们的语言代码和内部包含文件有所不同. 我觉得你可以把Verilog语言和vhdl写的分别生成各自的元器件,这两个器件的连接混用应该是可以的.
欧阳享19352384819问： 在一个quartus中可以同时使用verilog和vhdl2种语言吗?? - ？
临翔区风寒回答： 没有问题的,两种语言都支持.其实最后仿真器都是转换成自己识别的文件格式,和verilog和vhdl就没有关系了`
欧阳享19352384819问： Vhdl写的IP core 可以用verilog语言调用吗 - ？
临翔区风寒回答： vhdl和verilog可以相互调用 一般的综合器都支持 只是个别仿真器不能做混合仿真 调用方法和verilog调verilog一样 先编译子模块(ip core)在上一层文件里例化
欧阳享19352384819问： 在verilog程序中可以调用VHDL写的模块么 - ？
临翔区风寒回答： 问题就在于你的那一句`include＂adder.v＂,去掉之后不管你怎么放都可以了. 理论上来讲,不同的module应该放在不同的文件内,但也不是绝对的,一般时候放在一起也不会有影响. `include＂adder.v＂这样的指令一般用于编译预处理,也就是所谓的宏定...
欧阳享19352384819问： verilog与vhdl的语言通用吗?我是初学,编了个小程序. 试着运行了,好像可以去啊quarter2可以用啊. - ？
临翔区风寒回答： 开发环境一般两个都能运行,但两者还是有区别的,你这个不是verilog,verilog用的是module
欧阳享19352384819问： 各种语言可以在一个程序中混用吗 - ？
临翔区风寒回答： 可以,比如ios开发中可以混合用objective-c, swife, c, html, javascript等等
欧阳享19352384819问： 请问在modelsim下如何进行VHDL和Verilog的混合编程 - ？
临翔区风寒回答： 如果知道vhdl和verilog各自独立的调用方法 你就会混合编程 因为完全没区别 需要注意 vhdl不区分大小写 而verilog区分 modelsim的编译命令中vcom用于vhdl 而vlog用于verilog modelsim安装目录下就有demo 路径是C:\modeltech64_xxx\examples\...
欧阳享19352384819问： verilog和vhdl的区别 - ？
临翔区风寒回答： 一般认为verilog更灵活效率高(以较少的代码实现相同功能)拥有一些vhdl没有的系统函数比如$time、$random等vhdl语法严格某些错误在语法分析阶段就可以被发现抽象层次较verilog略高具有一些verilog没有的功能比如可以定义模块端口为多维数组类型、可以不指定状态机的具体编码方式两者不存在“优劣”之分和系统规模也没有关系我喜欢用vhdl但是现在用verilog的建议用后者可能几年后systemverilog会在设计、验证两方面取代它们
欧阳享19352384819问： Verilog语言问题?Xilinx ISE Design Suite使用的编程语言是什么? - ？
临翔区风寒回答： verilog和VHDL都是可以的,还可以混合编译!使用Xilin的器件你就可以用ISE
