verilog+for

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那妮13524837488问： Verilog HDL 中for语句for(i=0;i<=7;i=i+1) if(A[i]) Y=Y+1这段语句主要实现的功能分析 - ？
高港区抗感回答： 前边是定义,A定义为8位,所以循环八次.主题是for循环语句.for(i=0;i{ 循环体语句; } 这样的循环体会执行8次(分别是i=0,i=1,····i=7的情况) 它的执行流程是这样的:首先给变量i赋初值0,然后判断,若满足条件i这样就把A的每一位都判断是否等于1,Y统计的是A中含1的数量

那妮13524837488问： 为啥有for语句的Verilog程序不能综合 - ？
高港区抗感回答： for 语句 在verilog里面有些是可以综合的,只是编译器帮你把for展开了,相当于把几乎相同的代码复制了N遍.而有些就不行,比如用它来实现逻辑功能,这个要看你具体是怎么写的.在verilog中,一般rtl 设计不推荐使用for 语句.而是在testbench 中使用.

那妮13524837488问： verilog hdl 语言的for循环会综合成什么 - ？
高港区抗感回答： 首先是for可以综合的,for几次就会把你的电路复制几次,所以在非特殊情况下就最好不要用,当然在testbench就随便用了,当然建议你自己可以写写代码,然后看综合结果,看看for次数不同综合出的有什么不同

那妮13524837488问： Verilog语言中怎么延时?我想延时几us,能用for语句循环计数吗? - ？
高港区抗感回答： 是代码还是Testbench,代码中可以使用D触发器延时也就是使用“<=”进行赋值,要是在Testbench中可以直接使用“#”加时间,“# 5”就是延时5个单位

那妮13524837488问： verilog中用for描述的静态循环都可综合吗 - ？
高港区抗感回答： 可以的,不过比较占用资源

那妮13524837488问： verilog的for语句7人表决器改成11人的怎么改? - ？
高港区抗感回答： int person[9]; int sum_a=0;//agree int sum_b=0;//disagree bit agree; int i=0; for(i=0;i=6) begin agree=1; end else begin agree=0; end

那妮13524837488问： verilog中for循环中是不是不能模块实例化 - ？
高港区抗感回答： initial和always语句都不能嵌套,你调用的模块里应该含有always语句

那妮13524837488问： 请大神看下这个verilog程序错到那里了,for循环不可以这样写吗?怎么一直编译通不过? - ？
高港区抗感回答： 首先for循环真的不能这么用,你想一下这是硬件语言,不是软件语言,你的for循环将使得工具不断复杂同样的电路这是很浪费而且很没有必要的.具体有什么问题可以继续追问

那妮13524837488问： verilog fifo 是怎么读写的 - ？
高港区抗感回答： 其实就是一块RAM,两个寄存器组成的指针 一个读指针,一个写指针,读的时候读指针+1,写的时候写指针+1 读指针追上写指针的时候FIFO为空,(写指针+1)==读指针的时候FIFO为满,需要backpressure写端

那妮13524837488问： verilog中使用for语句在FPGA中占用的资源太多怎么解决 - ？
高港区抗感回答： for语句一个时钟内就将结果输出所以面积大,本质上把所有输入可能都包含了.可以用状态机自己写,多个周期出一个结果.

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