verilog位宽到底什么意思
作者&投稿：产该 （若有异议请与网页底部的电邮联系）
殷潘13370534247问： VHDL语言中,比如reg[3:0],后面中括号里的两个数字代表什么意思?位宽?? - ？
南平市消癌回答： 那个不是VHDL语言,那是verilog语言,那两个数字代表着寄存器的数据宽度是3到0,也就是4位宽的
殷潘13370534247问： Verilog里面的位拼接运算符是什么意思?怎么用?如{cout,sum}=ina+inb+cin,能简单解释一下吗? - ？
南平市消癌回答： 楼上说的只是针对它这个例子的一种用法而已. 拼接运算就是把两个信号的位宽拼起来,得到另一个信号,其位宽是那两个信号之和. 比如说假设信号B={A[6:0],C[7]}.信号A是7位,C是1位,那么B就有8位宽了.就是这么简单. 拼接拼接嘛,就是拼起来用. {cout,sum}其实相当于一个信号X,它的位宽是cout和sum的位宽之和.ina+inb+inc和的位宽其实是X,但是他为了直观的阐述X的含义,所以用cout,sum拼起来,这样你就知道了X的含义是sum和进位
殷潘13370534247问： 变量的位宽是什么意思? - ？
南平市消癌回答： 占用的内存大小不同,32位的A2占用四个字节,8位的A2占用一个字节.
殷潘13370534247问： Verilog[30:0]什么意思 - ？
南平市消癌回答： 如果是放在定义部分,表示定义一个向量,大端为30小端为0,如果反过来定义:[0:30]就是大端为0小端为30.reg [30:0] vec0; reg [0:30] vec1;还有一个地方会出现这种写法的地方叫片选 vec0[5:1] 就是从第5位到第1位.但是不能对vec0做 vec0[1:5]大小端倒置是非法的.片选里面放置变量也是非法的:vec0[base:base - 3];应该用vec0[base -: 3]
殷潘13370534247问： verilog8'd17是什么意思 - ？
南平市消癌回答： 位宽为8的数,值为十进制17
殷潘13370534247问： verilog HDL 基本问题 - - - input [2:0] a,b; - ？
南平市消癌回答： [2:0]是表示位宽是3位.从高位2到低位0,刚接触的话建议找本书看看.
殷潘13370534247问： verilog hdl 语言中 对reg [5:0]D[5:0]语句的解释 - ？
南平市消癌回答： D[5:0]相当于ram有多少个单元reg[5:0]就是每个单元的位宽
殷潘13370534247问： verilog reg位宽改变为什么影响仿真波形 - ？
南平市消癌回答： 问题原因如下(不同布局布线造成时序不同):这个reg位宽,或者你其他任意部分发生改变,你的程序就发生改变,即使变化很细微;需要重新综合,重新布局布线;每次布局布线 实际使用的器件和走线延时都会不同,都有可能对程序其他部...
殷潘13370534247问： FPGA中parameter TIME=48000000和parameter TIME=32'b48000000有什么区别? - ？
南平市消癌回答： 第一个参数定义是正确的,但不规范,表达不准确,含义是 声明一个参数 TIME 值为 十进制的“48000000” 说它不规范是因为一般verilog语言赋值时需要写出位宽和数据格式,你这种表 达没有这两个元素,默认为十进制,位宽和你声明的值有...
殷潘13370534247问： verilog hdl 中,bin=^(gray>>2)是什么意思 - ？
南平市消癌回答： 相当于两层组合逻辑 第一层执行gray>>2,输入时gray,输出时gray的右移两位输出,高位补0,此信号设为q 第二层执行^q,输入是一个多位宽的信号q,输出是个1位宽的信号bin,bin是q的最低位异或次低位依次异或到最高位的结果,并非按位异或,按位异或是双操作数的,左右都有操作数 这些课本上介绍的很详细.
