verilog中reg的含义
作者&投稿：邬蓝 （若有异议请与网页底部的电邮联系）
梁爱萍的代表性论著
1. Liang, A.-P. & Wang, R.-R. 2008. The Asian planthopper genus Sogana Matsumura (Hemiptera: Fulgoromorpha: Tropiduchidae) with descriptions of three new species. Zootaxa 1732: 29-44.2. Wang, R.-R., Liang, A.-P. & Webb, M.D. 2008. Description of a new ...
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蒲城县天晴回答： 首先搞清楚,verilog不是用来编程的软件语言,不要老想着与C/C++对比. 其二,verilog是用来描述硬件的,也就是说你要做什么硬件,先要在脑筋里想好,做到胸有成竹以后,再用verilog描述出来.有了以上概念,再来可以告诉你答案,你比...
鲍忠18238657047问： verilog中reg和wire的区别 - ？
蒲城县天晴回答： reg相当于存储单元,wire相当于物理连线. Verilog 中变量的物理数据分为线型和寄存器型.这两种类型的变量在定义时要设置位宽,缺省为1位.变量的每一位可以是0,1,X,Z.其中x代表一个未被预置初始状态的变量或者是由于由两个或多个驱...
鲍忠18238657047问： verilog中reg和wire类型的区别和用法 - ？
蒲城县天晴回答： wire是线网型,可以相当于一根导线相连,wire型变量可以作为连续赋值中的左值,也可以作为过程赋值语句中的右值;reg是寄存器类型,相当于一个寄存器,可以作为过程赋值语句中的左值和右值.
鲍忠18238657047问： verilog中什么时候用reg定义. - ？
蒲城县天晴回答： verilog变量中用的最多的就是reg,其次是wire. 基于时序逻辑的时候就用reg,组合逻辑一般用wire. always中只能用reg,才能对其赋值.
鲍忠18238657047问： verilog HDL中wire和reg的区别 - ？
蒲城县天晴回答： wire表示直通,即输入有变化,输出马上无条件地反映(如与、非门的简单连接).reg表示一定要有触发,输出才会反映输入的状态.reg相当于存储单元,wire相当于物理连线.reg表示一定要有触发,没有输入的时候可以保持原来的值,但不...
鲍忠18238657047问： 在verilog中,定义内部寄存器有什么用? - ？
蒲城县天晴回答： reg和wire其实在verilog语言中没有太多知的区别.要说真正的区别在于工具处理的时候道reg代表存储单元,其它只是连线关系.verilog最初是为仿真设计的语言,所以reg也是为仿真引入的设计.综合的时候还是会回看是否是时钟边沿触答发的逻辑来确定如何生成具体的电路.
鲍忠18238657047问： verilog语言中reg out是什么意思? - ？
蒲城县天晴回答： verilog中reg [3:0] out; 定义寄存器型变量 定义信号out的数据类型为 4位reg型
鲍忠18238657047问： 在verilog语法中的reg到底对应的是什么触发器,为什么在组合逻辑中也使用了reg却没有时钟信号? - ？
蒲城县天晴回答： reg是d触发器. 组合逻辑电路本来就跟时钟没有关系,一般组合逻辑的输出用wire定义,线网类型.
鲍忠18238657047问： verilog语句中wire型和reg的区别 - ？
蒲城县天晴回答： reg是寄存器,在硬件里面是映射到一个寄存器实体的,具体操作去了解一下寄存器的操作方法,比如D触发器.wire只是一个数据标识,并不开辟物理内存.assign不可以给reg赋值.
鲍忠18238657047问： verilog中reg定义又说重复,不定义又说非法 - ？
蒲城县天晴回答： 你试试,不在module名后面的括号里面定义,括号里只做声明,具体定义放到后面去
