不可综合的verilog语句
作者&投稿：宾狗 （若有异议请与网页底部的电邮联系）
翁种15641545437问： verilog中,有些语句不能综合的原因是什么? - ？
湘阴县百炎回答： 可能要有一些硬件的概念在里面.verilog的代码,最终要转换成硬件的.写代码时,要想一想,综合器该如何把这个代码转成硬件,能想通的,就可以综合;想不通的,就不能综合.不能综合的代码,主要用在仿真,验证.如下代码就不能综合的:begin a wait 10ns; aend
翁种15641545437问： 不能被综合的Verilog语句能烧写到FPGA里面吗? - ？
湘阴县百炎回答： 1、可以在RTL里面查看2、只要正常全局编译通过,就可以配置到FPGA中3、VERILOG中有很多不可综合的语句是用来仿真的,部分可综合语句,由于设计者使用原因,也有可能不被综合.有些语句也有可能被编译器优化了,没被综合.
翁种15641545437问： 关于fpga/cpld的不可综合语句 - ？
湘阴县百炎回答： 你好1.不可综合语句既然不能对应生成电路,貌似是用来仿真的(可以这么说吧?),那么我们在程序中写它不就是没什么实际意义了么?反正不生成电路,写了反倒显得的程序复杂了,搞不清那些可综合那些不可以(我知道这么想不对,但是...
翁种15641545437问： 关于verilog中语句可不可综合 - ？
湘阴县百炎回答： 特别是在testbench中应用非常普遍,也是做初始化用的 测试模块的功能时,给模块提供激励信号.initial语句是不可综合的,只是一种仿真模拟. 测试
翁种15641545437问： verilog语言中行为描述语句不可综合,那它有什么用?用在做testbench么? 初学者求解!! - ？
湘阴县百炎回答： 不是行为描述都不可综合的,而且不同的编译软件也有一定的区别.如果你的软件不能综合某些行为描述语句,那就只能用它来做测试.随着软件技术的提高,一些现在无法综合的语句也会在将来可以被综合.所以不能综合多半是因为软件技术不够,无法理解该语句罢了.
翁种15641545437问： verilog语言 - ？
湘阴县百炎回答： 这种写法是不可综合的.因为cnt会始终接地.从仿真语意上中间部分的语意是:遇到in的上升沿cnt就递增.但是如果cnt等于4的时候就会清零,并且翻转out的取值.这里并未对out做初始化所以是x 作者想要完成的是一个倍频器 in跳变5次out就会翻转...
翁种15641545437问： 为啥有for语句的Verilog程序不能综合 - ？
湘阴县百炎回答： for 语句 在verilog里面有些是可以综合的,只是编译器帮你把for展开了,相当于把几乎相同的代码复制了N遍.而有些就不行,比如用它来实现逻辑功能,这个要看你具体是怎么写的.在verilog中,一般rtl 设计不推荐使用for 语句.而是在testbench 中使用.
翁种15641545437问： verilog语言中行为描述语句不可综合那它有什么用用在做testbench么初学者解 - ？
湘阴县百炎回答： 不是行动描述都弗成综合的并且不合的编译软件也有必定的差别.假如你的软件不克不及综合某些行动描述语句那就只能用它来做测试.跟着软件技巧的进步一些如今无法综合的语句也会在将来可以被综合.所以不克不及综合多半是因为软件技巧不敷无法懂得该语句罢了.
翁种15641545437问： 硬件编程语言verilong里面,“不可综合,仅用于仿真”是什么意思? - ？
湘阴县百炎回答： 不可综合是说:你写的verilog代码无法综合生成实际的电路,仅仅可以做为功能性的仿真用.
翁种15641545437问： verilog 中 initial 语句,在下载到硬件中时,执行initial语句吗? - ？
湘阴县百炎回答： 你好,initial语句是不可综合语句,是不能综合成硬件电路的,只是用来仿真,现在到板子中是,不会执行initial语句
