vhdl语言中什么情况需要用process

VHDL程序里面什么时候需要加上“process”？看书上有的程序有“process”？，有的又没有“process”？。~

VHDL几种描述方式而已，好好看下书。。。

是表示敏感信号的进程

一般 process（敏感信号）

敏感信号一般是指会引起变化的外部端口，直接点说就是 输入信号

一些语句必须在进程内执行，例如：if，case，when语句等。所以用process语句。
process是进程语句
process语句之间是并行执行的，而进程内部语句之间是顺序执行的，进程之间通过信号量传递来实现通信。process语句的执行靠敏感信号变化来激发。
格式为：
[进程名称]PROCESS 语句 [敏感信号表];
[说明语句;]
BEGIN
顺序语句；
END PROCESS [进程名称]；

　　process是进程语句，在使用if，case，when语句时，需要用到process语句；

　　如下就是一个简单的实例：
　　PROCESS
　　BEGIN
　　rst_loop : LOOP
　　WAIT UNTIL clock ='1' AND clock’EVENT; -- 等待时钟信号
　　NEXT rst_loop WHEN (rst='1'); -- 检测复位信号rst
　　x <= a ; -- 无复位信号，执行赋值操作
　　WAIT UNTIL clock ='1' AND clock’EVENT; -- 等待时钟信号
　　NEXT rst_loop When (rst='1'); -- 检测复位信号rst
　　y <= b ; -- 无复位信号，执行赋值操作
　　END LOOP rst_loop ;
　　END PROCESS;

process是进程语句
process语句之间是并行执行的，而进程内部语句之间是顺序执行的，进程之间通过信号量传递来实现通信。process语句的执行靠敏感信号变化来激发。
格式为：
[进程名称]PROCESS 语句 [敏感信号表];
[说明语句;]
BEGIN
顺序语句；
END PROCESS [进程名称]；

这个问题我也没遇到过，无能为力啊。

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华宁县15938681936： vhdl语言中 什么时候需要加上process()啊 - ？
邸版调经： 因为在结构体中,只允许出现并行语句.当你用顺序语句对电路模块进行行为描述时,就需要使用进程(PROCESS)语句将顺序语句包装成一个并行语句.

华宁县15938681936： 在VHDL语言里面,像if,case,loop之类的语句能不能出现在结构体中? - ？
邸版调经： 在VHDL语言里面,像if,case,loop之类的顺序语句不能直接出现在结构体中,必须用PROCESS语句将其包装成一个并行语句,才能置于结构体中. 顺序语句除了可以出现在进程体中之外,还可以出现在子程序(函数或者过程)中.子程序是可以被共享的进程.

华宁县15938681936： FPGA开发中什么时候应该用VHDL设计,什么时候应该用NIOS II设计? - ？
邸版调经： VHDL是编程语言,NIOSII是FPGA是Altera的一个软核处理器.两者不是同一个层面的东西.你选择使用的编程语言时可以选择verilog、VHDL、system C等等,你选择工作流程、设计结构式时可以选择软核、硬核或是其他IP.而NOIS编程则是FPGA硬件设计之后的控制软件工作,那是与你的设计相关而不是与FPGA直接相关的

华宁县15938681936： VHDL 语言中GENERATE 用途是什么? - ？
邸版调经： 一种目的,两种用途:1)生成相同元件的多次实例化,示例如下: for k in 99 downto 0 generate flip_flop : DFFport map (clk => clk, d => din(k), q => dout(k) ); end generate;2) 生成结构相同的多次赋值、组合逻辑,示例如下: for i in 0 to 99 generate a(i) end generate; 两种用法目的都是为了减少代码量,增加可读性和可维护性.请注意:在generate里面的语句都是并发的,而process里面的语句都是顺序执行的.以上例子来源于网络,未经调试,希望对楼主有所帮助.

华宁县15938681936： protues里面如何使用vhdl语言? - ？
邸版调经： 很遗憾,Proteus目前不支持VHDL语言.你可以使用MAX+PlusII等软件.

华宁县15938681936： 设计vhdl语言用哪个软件啊 - ？
邸版调经： 常用的编译环境有Altera公司的Quartus和Xilinx公司的ISE两款软件.当然编译环境你可以选择notepad++或者Vi编辑工具.

华宁县15938681936： vhdl语言数据对象有哪几种? - ？
邸版调经： VHDL语言数据对象有哪几种?作用范围如何?对其赋初值作用有何不同? 答:VHDL语言数据对象有信号,变量,常量. 1、常量(CONSTANT) 一般用来代表数字电路中的电源、地、恒等逻辑值等常数. 常量的使用范围取决于它被定义的位置.即在程序包中定义可在整个程序包中使用,在实体中定义,有效范围为这个实体定义的所有结构体;定义在结构体中只能用于该结构体;定义在结构体中某一单元如一个进程则只能用在这个进程当中. 2、变量 常用在实现某些算法的赋值语句当中,只是个局部变量,只能在进程和子程序中使用.(是一种理想化的数据传输,不存在任何的延时行为) 3、信号 表示一条硬件连接线:如输入输出端口,描述硬件系统的基本数据对象.

华宁县15938681936： VHDL语言中,变量和信号的区别是啥啊?(也就是EDA) - ？
邸版调经： 不太懂,但是大概是这样:VHDL中有三种数据类型:常量、变量和信号,前两个没啥特别,跟C和C++中的差不多,但是信号是VHDL特有的.变量和信号主要区别体现在功能上,可以对信号设置传输延迟,而变量不能进程process和子程序中不予续定义信号

华宁县15938681936： VHDL语言有什么特点? - ？
邸版调经： VHDL硬件描述语言....具体你看百度百科吧 HDL语言是一种用于电路设计的高级语言.它在80年代的后期出现.最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言 .

华宁县15938681936： VHDL语言中整数数组怎么定义和使用 - ？
邸版调经： 输入: a:IN STD_LOGIC_VECTOR(7 DOWNTO 0); 输出: b:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);(8位数据同时输入或输出)其他类比 还有一种就是直接给出范围:a:IN INTEGER RANGE 0 TO 255 ;这种情况下系统会自动分配位数,本例为8位.如果是 0 到7,则是3位;如果是 0 到15,则是4位;其他类比.