用Verilog HDL设计具有异步清除功能的十二进制加减法可控计数器。

~ 【答案】：用Verilog HDL设计具有异步清除功能的十二进制加减可控计数器的源程序cnt12_ad.v如下。
module cnt12_ad(clk,clr,k,q,cout);
input clk,clr,k;
output reg[3:0] q;
output reg cout;
always@(posedge clk Or negedge clr)
begin
if(～clr)q=0;
else begin
if(k==0)
begin
if (q==11)q=0;
else q=q+1;
if(q==11)cout=1;
else cout=0;end
else begin
if(q==0)q=11;
else q=q-1;
if(q==0)cout=1;
else cout=0;end
end
end
endmodule
在源程序中，clk是时钟输入端，上升沿有效；clr是异步清除输入端，下降沿(低电平)有效；k是加减控制输入端，当k=0时，计数器进行加法计数，当k=1时，进行减法计数；q是计数器的4位状态输出端，cout是进位输出端。

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永吉县18598137370： 使用Verilog HDL设计一个带有异步复位控制端的23进制计数器,其中复位信号为高电平 - ？
豫夏三磷： 下面这个模块是一个计23输出进位的计数器,在顶层中例化多个该模块并将低位的cnt_out与高位的cnt_in相连就可以生成多位的23进制计数器 module counter_23 ( input clk, input rst, input cnt_in ,output reg cnt_out ); reg [4:0] cnt; always @ (...

永吉县18598137370： 硬件描述语言verilog的特点有哪些 - ？
豫夏三磷： 作为硬件描述语言,Verilog HDL具有如下特点: 1. 能够在不同的抽象层次上,如系统级、行为级、RTL(Register Transfer Level)级、 门级和开关级,对设计系统进行精确而简练的描述; 2. 能够在每个抽象层次的描述上对设计进行仿真验证,及时发现可能存在的设计错误, 缩短设计周期,并保证整个设计过程的正确性; 3. 由于代码描述与具体工艺实现无关,便于设计标准化,提高设计的可重用性.如果 有C语言的编程经验,只需很短的时间内就能学会和掌握Verilog HDL,因此,Verilog HDL可以作为学习HDL设计方法的入门和基础.

永吉县18598137370： 采用 Verilog HDL 语言设计带异步清0、异步置1 端的边沿触发型T 触发器.求代码 - ？
豫夏三磷： always @(negedge clk or posedge rst) begin if(rst) data_out else data_out end 这样?说实话已经忘了jk 的功能了

永吉县18598137370： 用Verilog HDL语言设计带异步清0(低电平有效)、异步置1(高电平有效)、时钟使能(高电平有效)的D触发器. - ？
豫夏三磷： 如下,该D触发器输入为clk,rst_n,set,d.输出为q module d_flipflop (input clk , input rst_n , input set , input d , output reg q); always @ (posedge clk or negedge rst_n or posedge set) begin if (~rst_n) q <= 1'b0; else if (set) q <= 1'b1; else q <= d;end endmodule

永吉县18598137370： 采用 Verilog HDL 语言设计带异步清0、异步置1 端的边沿触发型T 触发器.求代码？
豫夏三磷： 首先,你可以利用QUARTUS里面,tools菜单里的mega wizard功能来产生系统自带的各类触发器,应该是各种类型的触发器都有.下面简单编写verilog代码,假设是1位T触发器. module T(rst1,rst0,clk,in,out) input rst,rst0,clk,in; output out; reg out...

永吉县18598137370： 用VHDL进行集成电路设计有哪些优势 - ？
豫夏三磷： VHDL是由美国国防部为描述电子电路所开发的一种语言,其全称为(Very High Speed Integrated Circuit) Hardware Description Language.与另外一门硬件描述语言Verilog HDL相比,VHDL更善于描述高层的一些设计,包括系统级(算法、...

永吉县18598137370： 4位移位寄存器74LS195只具有单向移位的功能 - 上学吧普法考试？
豫夏三磷： module d(rst1,rst0,clk,in,out); input rst1,rst0,clk,in; output out; reg out; always@(posedge clk or negedge rst1 or negedge rst0) begin if(~rst1) out<=1; //注意下降沿配套的条件写法 else if(~rst0) out<=0; //注意下降沿配套的条件写法 else out <= in; //直接完成D触发器的特性方程就可以了 //begin //if(in) out<=in; //else out<=out; //end end endmodule

永吉县18598137370： verilog和vhdl的区别 - ？
豫夏三磷： 一般认为verilog更灵活效率高(以较少的代码实现相同功能)拥有一些vhdl没有的系统函数比如$time、$random等vhdl语法严格某些错误在语法分析阶段就可以被发现抽象层次较verilog略高具有一些verilog没有的功能比如可以定义模块端口为多维数组类型、可以不指定状态机的具体编码方式两者不存在“优劣”之分和系统规模也没有关系我喜欢用vhdl但是现在用verilog的建议用后者可能几年后systemverilog会在设计、验证两方面取代它们