麻烦大神帮忙用verilog hdl语言设计一个9人表决电路
module voter9(pass,vote);
output pass;
input[8:0] vote;
reg[3:0] sum;
integer i;
reg pass;
always @(vote)
begin sum=0;
for(i=0;i<=8;i=i+1) //for 语句
if(vote[i]) sum=sum+1;
if(sum>4'b0100) pass=1; //若超过 4 人赞成，则 pass=1
else pass=0;
end
endmodule
参考代码如下，
module add_1bit (a, b, ci, s, co)
input a, b, ci; //Ci为上个进位。
output reg s, co; //co为当前的进位，s为加结果
九个输入，求和大于5算通过
module (
input [8:0] vote;
output pass;
);
wire [3:0] vote_sum;
assign vote_sum = vote[0]+vote[1]+...+vote[8];
assign pass = (vote_sum >='d5) ? 1'b1:1'b0;
endmodule
命令提示符被禁止谢谢了,大神帮忙啊
net pause 服务名 暂停某服务 net send ip "文本信息" 向对方发信息 net ver 局域网内正在使用的网络连接类型和信息 net share 查看本地开启的共享 net share ipc$ 开启ipc$共享 net share ipc$ \/del 删除ipc$共享 net share c$ \/del 删除C:共享 net user guest 12345 用guest用户登陆后用...
谁介绍几个好听的钢琴曲啊谢谢了,大神帮忙啊
谁介绍几个好听的钢琴曲啊谢谢了,大神帮忙啊 要旋律优美的、最好是有激情的那种... 要旋律优美的、最好是有激情的那种 展开 我来答 ...Our Same Word (Piano Ver) -- yiruma 154 The Day After 后来 -- Yiruma 155 Dream Piano Solo -- Yiruma 156 the days belongs to you -- ...
请大神帮忙列一下KOF02um中各队和个人的BGM名字
开场 选人什么的就不说了吧 KD0079--K队 ESAKA--日本队 Sun Shine Glory--饿狼队 Dragon, Tiger and Swallow--龙虎队 DESERT REQUIEM Operation--怒队 Super Chinese Remix--超能力队 Destiny--女性格斗家队 SHINING·BRAVE !--美少女格斗家队 Soul Town Ver. Justice--韩国队 Asian Triple ...
vb考试坐等大神求解悬赏丰厚
Object={F9043C88-F6F2-101A-A3C9-08002B2F49FB}#1.2#0; COMDLG32.OCX Form=Form2.frm Object={831FDD16-0C5C-11D2-A9FC-0000F8754DA1}#2.0#0; MSCOMCTL.OCX Startup="Form1"Command32=""Name="工程1"HelpContextID="0"CompatibleMode="0"MajorVer=1 MinorVer=0 RevisionVer=0 ...
shampoo(japan ver.) 歌词中日对照
Shampoo (Japan Ver.)梦を见たのよ 好きなモノに 生まれ変わる梦 何になりたい? 神様に闻かれた 君のこと愈したり いたずらしたり 心まるごと こっそり ひとりじめしたい Baby I wanna be your shampoo 甘い香りで ぎゅっと包んであげるの Baby I wanna be your lady ...
主板检测不出硬盘,求大神帮忙!新换了硬盘也识别不出。主板4个SATA口...
但是那个F4按了后，没有反应的，就是一直Detecting IDE Primary Master...把这块硬盘放到别的主板上没有问题的。是不是这块主板的IDE接口的问题呢？还是BIOS设置问题呢？希望大侠们帮助下，谢谢！回复：检查硬盘跳线!回复：硬盘调线？我只有一块硬盘的，用不到条线吧？且看了条线那里什么跳线帽也没有...
求大神帮忙看看变成出的问题在哪
问题出在这句话：ren "F:\\基金\\国泰\\20140724\\中金所格式（会员号=中金会员号）\\TXT文件\\9011101\\aa.txt" 0107_SG01_20140724_1_Trade.txt 你的目标文件没有指明路径，默认就跑到桌面上了。
华硕笔记本电脑x550v键盘全锁了怎么解求大神帮忙
5、下载安装最新版的触摸板驱动程序，Windows7 64位下载地址：http:\/\/dlsvr04.asus.com\/pub\/ASUS\/nb\/DriversForWin8\/Touchpad\/Touchpad_Elantech_Win7_8_64_VER11566.zip 希望以上回答对您有所帮助，如若以上建议仍未解决您的问题，请您登录华硕在线技术网站http:\/\/vip.asus.com\/IMPresale\/IMLink...
PSP 5.50怎么样能玩WWE 2011 麻烦PSP 大神帮忙 我的是PSP 2000 5.50系...
6用USB连接线将PSP与电脑连接起来，在PSP上选择USB Connection连接USB，把4.01 M33-2的安装文件 包中的文件夹UPDATE拷贝到PSP记忆棒上PSP文件夹下面的GAME中（如果没有的话就新建一个。把已重命名 为401.PBP的索尼官方的4.01升级文件，也然后拷贝到UPDATE中 7在PSP上运行PSP? Update ver 4.01 85...
公司项目完成后其中有一台Windows Servver 2008服务器!Teamviewer远程连...
teamviewer的默认设置是关闭壁纸显示的，出现黑色背景（桌面）是正常的。在选项中可以关闭，不过会延缓响应速率。
帅放迪克： module canlender(a,b,option1,option2,option3,option4,led_result); inpput [9:0] a; input [9:0] b; //以1023以内的加减乘除举例 input option1,option2,option3,option4; //四个按键,低电有效 //数字也不是这么表达的,而是每个按键对应一个数字,...
红岗区19468935097： 怎样用verilog HDL语言生成walsh序列?还有walsh序列的硬件生成原理?求大神详解,谢谢! - ？
帅放迪克： 序列检测器是时序数字电路中非常常见的设计之一.它的主要功能是:将一个指定的序列从数字码流中识别出来.接下来就以设计“01101”这个序列的检测器为例,说明Verilog HDL语言的具体应用.设X为数字码流输入,Z为检出标记输出,高电平表示“发现指定序列”,低电平表示“没有发现指定的序列”.设输入的码流为“001101101111011111...”,则其序列检测器的逻辑功能如表1所示. 在时钟2~6中,码流X里出现指定序列“01101”,对应输出Z在第6个时钟变为高电平“1”,表示发现指定序列“01101”,Z输出“1”.同理在第9个时钟对应输出Z也为“1”.根据这个逻辑功能描述,我们可以分析得出状态转换图
红岗区19468935097： 在Verilog HDL中如何使用系统任务readmemb大神们帮帮忙 - ？
帅放迪克： 系统任务$readmemb和$readmemh 这两个系统任务用来从文件中读取数据到存储器中.可以在仿真的任何时刻被执行使用,使用格式共六种: (1) $readmemb(“<数据...
红岗区19468935097： 求大神指点用verilog 或是VHDL 编写 并串转换+帧同步的 程序 - ？
帅放迪克： 首先你这个不像并串转换,倒是像一个译码器:把0-255译码成二进制接到LED灯上;其次,你这个帧同步完全没说是按什么要求同步,根本没办法帮你
红岗区19468935097： 哪位大神可以把下面的vhdl语言转化成verilog hdl语言 跪谢 - ？
帅放迪克： verilog和vhdl的rtl语法基本上是一一对应的大概是这样的moduleSIZE_MOD(input[1:0],outputreg[3:0]);always@*case(MOD_SEL)2'b00:beginOUTMOD=4'b1000;OUTLED1=4'b0;OUTLED2=ADD_OUT1[3:0];end2'b01:2'b10:default:endcaseendmodule
红岗区19468935097： 求verilogHDL语言大神,解释一下程序意思,最好能每行注释一下,感激不尽. - ？
帅放迪克： module HDLC(RXD,RXCLK,RXSET,TXCLK,TXD,TXDS); //module 头,verilog 95风格 input RXD; //输入信号input RXCLK; //输入时钟input RXSET; //输入的复位信号output[7:0]TXD; //输出的数据,8bitreg [7:0]TXD; //输出寄存器...
红岗区19468935097： 求大神指教 如何用verilog实现 秒表的 计次功能 - ？
帅放迪克： 只需要把按下的这一时刻的时间输出就行了啊,比如...if(button)//按下为1 begin reg_timeend......这样写该模块的功能只是把当前时间输出而并不会改变实际时间的啊
红岗区19468935097： 求大神帮忙修改一个ds18b20的verilog控制程序,感激不尽!! - ？
帅放迪克： 检查开发板的晶振频率是否和程序一致
红岗区19468935097： FPGA中,用Verilog实现的程序,求大神帮忙分析一下程序 - ？
帅放迪克： module d_asyn(clk,clr,d,q); //模块输入输出口,共四个信号,每个都是1bit的 input clk,clr,d; //这些是作为输入 output q; //这些是作为输出 reg q; //q在作为寄存器类的输出,就是说可以用<= 箭头赋值(见下面) always @(posedge clr) ...
红岗区19468935097： verilog 把60M分频成24.576M.不要求太高精度,麻烦大神帮忙写一下. - ？
帅放迪克： 最低精度的就是四倍频然后十分频.这个不用写的,FPGA片子支持240M问题不大,那么建议使用开发工具软件中的IP核里面的时钟管理(里面有倍频、分频等),直接例化调用,修改倍频分频参数就行了.
