如何用vhdl语言设计5进制减法计数器，我没悬赏分了。。。

用verilog语言编写5进制减法计数器~

//这是39进制计数器，可进行加减操作，为0时减操作输出38，为38是加操作输出0.你改一下就成9进制了

module counter_39{
add,
dec,
counter
};

inputadd;//为1时加操作
input dec;//为1时减操作
output [5:0]counter;

reg[5:0]counter;

always @(add and dec) begin
if(add && !dec) begin
if(counter == 6'd38) begin
counter <= 6'd0;
end
else begin
counter <= counter + 1'b1;
end
end
if(!add and dec) begin
if(counter == 6'd0) begin
counter <= 6'd38;
end
else begin
counter <= counter - 1'b1;
end
end
end
endmodule

USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY add_sub_counter IS
PORT ( clk,player1_in,player2_in : IN STD_LOGIC;
counter : OUT STD_LOGIC_VECTOR (7 DOWNTO 0));
END;
ARCHITECTURE behaviour OF add_sub_counter IS
SIGNAL q : STD_LOGIC_VECTOR (7 DOWNTO 0);
BEGIN
PROCESS(clk,player1_in,player2_in)
VARIABLE player : STD_LOGIC_VECTOR (1 DOWNTO 0);
BEGIN
player := player1_in&player2_in;
IF rising_edge(clk) THEN
CASE player IS
WHEN "10" => q <= q+1;
WHEN "01" => q <= q-1;
WHEN OTHERS => NULL;
END CASE;
END IF;
END PROCESS;
counter <= q ;
END;

很简单的，计数器进程部分程序给你，其他的分频的，显示的部分你能行的
signal cq: intger ranger 0 to 5
process(clk)
begin
if lck' event and clk='1' then
if cq=0 then cq<=5
else cq<=cq-1;
end if;
end if;
end process;

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丹东市17574332964： 如何用vhdl语言设计5进制减法计数器,我没悬赏分了... - ？
说易复方： 很简单的,计数器进程部分程序给你,其他的分频的,显示的部分你能行的 signal cq: intger ranger 0 to 5 process(clk) begin if lck' event and clk='1' then if cq=0 then cq else cq end if; end if; end process;

丹东市17574332964： 用VHDL语言编写减法计时器 - ？
说易复方： 不知你说的减法器具体要实现什么功能.我写的这个要输入一个period信号来指明要计时多长时间,然后给一个start信号开始倒计时,计时到0时输出done信号.之后等待下一个start信号再开始下一次计时.library ieee; use ieee.std_logic_1164....

丹东市17574332964： 用VHDL语言编写模为40的减法计数器,怎么编写? - ？
说易复方： library ieee; use ieee.std_logic_arith.all; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity mo40 is port(clk,rst:in std_logic; jinw:out std_logic; y:out std_logic_vector(7 downto 0)); end mo40; architecture shu of mo40 is begin ...

丹东市17574332964： 用VHDL语言描述一个60进制的减法计数器,要求有异步清零端clr,低电平有效,检测到clk的下降沿,计数值减1 - ？
说易复方： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; entity counter60 is port( clk : in std_logic; clr : in std_logic; DOUT : out std_logic_vector(5 downto 0)); end counter60; architecture rt1 of counter60 is ...

丹东市17574332964： 求用VHDL语言实现 十进制同步减法计数器(异步清零、同步预置、下降沿触发、带借位输出BO端) - ？
说易复方： VHDL语言实现 十进制同步减法计数器(异步清零、同步预置、下降沿触发、带借位输出BO端).原程序如下,改程序已经通过仿真,仿真结果见图,输入D的值设为3,同步置位后,输出Q=D=3,功能实现. LIBRARY ieee; use ieee.std_logic...

丹东市17574332964： 用verilog语言编写5进制减法计数器 - ？
说易复方： //这是39进制计数器,可进行加减操作,为0时减操作输出38,为38是加操作输出0.你改一下就成9进制了 module counter_39{ add, dec, counter }; input add; //为1时加操作 input dec; //为1时减操作 output [5:0] counter; reg [5:0] counter; always ...

丹东市17574332964： VHDL简单计算器设计 - ？
说易复方： 先算一下1+1=0,进11+0=1,进00+1=1,进00+0=0,进0 减法也是.然后用二进制与门,非门啥的拼一下.VHDL没学过,数字电路总会吧.通过二进制表示十进制数.就像1010B=10D.然后就组织成C语言的样子.用IF就能完成.这个直接用十进制计算就行了.实体上看你怎么输入了,是直接十进制输入呢?还是二进制输入呢?二进制输入的话,结构体里还要做个换算.

丹东市17574332964： 请教下VHDL的一个给固定值的递减计数器 - ？
说易复方： 实际使用中可以改成BUFFER然后例化就行 library ieee; use ieee.

丹东市17574332964： 设计一个倒计时2分钟的程序! - ？
说易复方： 这和加法计数器没多大区别,他仅仅是计数的判断方式改变了 把加改成减了,你就仿照加法计数器写就行了.

丹东市17574332964： VHDL语言16进制计数器和8进制计数器 - ？
说易复方： ibrary ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity jishuqi is port(cp,en,r,d:in std_logic;--d=1 => 加法 d=0 => 减法 en使能端,r复位端m:in std_logic_vector(1 downto 0);--m 选择进制:00为2...