求VHDL去毛刺解决方案，
作者&投稿：聂岭 （若有异议请与网页底部的电邮联系）
我帮你看看。不过现在是上班时间，中午改不好晚上再帮你弄
你在进程语句process中选择了可选项敏感信号表(clkin)，同时在进程体中又使用了wait语句，这是不被VHDL语法所允许的。进程语句process中的可选项敏感信号表，其作用相当于一个隐含的wait语句。敏感信号表和wait语句，二者只能选其一！
你将process(clkin)改为process就行了。
二选一多路选择器是一个组合逻辑电路，没有同步时钟，是很难消除毛刺的。
从你的仿真波形上看，clk3与clk5是同一棵时钟树上的结点，或者说是由同一个时钟源经过不同的分频器产生的，它们之间存在一定的周期和相位关系。将时钟树上clk3和clk5共同的父结点引入多路选择器的进程：
process(clock,sml)
begin
if (clock'event and clock='1' and clock'last_value ='0') then
if sml='1' then
yout <= clk3;
else
yout <= clk5;
end if;
end if;
end process;
用 when - else 试试，，不要TMP了，直接输出。
yout <= clk3 when sml = '1' else
clk5;
革龚痱子： 你的问题很简单.你的语句是不标准的,这么写得话是一定会出现问题的.如下 ql<=ql+1; IF (ql=9) THEN ql<=＂0000＂; 你这么写如果ql加1之后等于9的话,就会先高电平再低电平,仿真软件只是单纯的按照你的语句去仿真而已.所以解决的方法就是分开写,如果你只是想做分钟的高位和低位,那你完全可以在两个process中去写,低位是模10的计数器,高位是模6的计数器.这就完全能和你学过的数字电路的知识相挂钩了.而且设计出来的电路很稳定.
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