求1000进制数码管显示的Verilog代码,急急急急急急急!

作者&投稿:呼省 (若有异议请与网页底部的电邮联系)
用结构方式描述的七段数码管的verilog代码怎么写?~

module SEG7_LUT (
input [3:0] iDIG,
output reg [6:0] oSEG
);

always@(iDIG)
begin
case(iDIG)
4'h1: oSEG = 7'b1111001;
4'h2: oSEG = 7'b0100100;
4'h3: oSEG = 7'b0110000;
4'h4: oSEG = 7'b0011001;
4'h5: oSEG = 7'b0010010;
4'h6: oSEG = 7'b0000010;
4'h7: oSEG = 7'b1111000;
4'h8: oSEG = 7'b0000000;
4'h9: oSEG = 7'b0011000;
4'ha: oSEG = 7'b0001000;
4'hb: oSEG = 7'b0000011;
4'hc: oSEG = 7'b1000110;
4'hd: oSEG = 7'b0100001;
4'he: oSEG = 7'b0000110;
4'hf: oSEG = 7'b0001110;
default: oSEG = 7'b1000000;
endcase
end

endmodule
//输入型号IDIG是你想显示的数,用4位二进制数表示
//oSEG输出信号,对应数码管的7个段

module Display(
D0,
D1,
D2,
D3,
Q,
COM,
Enable,
clk
);

input [3:0] D0,D1,D2,D3;
input Enable,clk;

output [7:0] Q;
output [3:0] COM;
reg [3:0] COM;

reg [7:0] Q;
reg [3:0] Dn;
reg [1:0] state;

always@(posedge clk)
begin
state <= state + 2'b1;
end

always@(posedge clk)
begin
if(!Enable) begin COM <= 4'b1111; Dn <= 4'b1111; end
else
begin
case(state)
2'b00: begin Dn <= D0; COM <= 4'b1110; end
2'b01: begin Dn <= D1; COM <= 4'b1101; end
2'b10: begin Dn <= D2; COM <= 4'b1011; end
2'b11: begin Dn <= D3; COM <= 4'b0111; end
endcase
end
end

always@(Dn)
begin
case(Dn)
4'd0: Q = 8'b0000_0000;
4'd1: Q = 8'b0000_0001;
4'd2: Q = 8'b0000_0010;
4'd3: Q = 8'b0000_0011;
4'd4: Q = 8'b0000_0100;
4'd5: Q = 8'b0000_0101;
4'd6: Q = 8'b0000_0110;
4'd7: Q = 8'b0000_0111;
4'd8: Q = 8'b0000_1000;
4'd9: Q = 8'b0000_1001;
default: Q = 8'b0;
endcase
end

endmodule


//晶振我这里是20M//
module m(clk,reset,smg_disp,bc1,bc2,bc3,bc4);
input clk,reset;
output [7:0] smg_disp;
output bc4,bc3,bc2,bc1;
/////////////////////////////动态扫描///////////////////////////////////////////////////////////////////////////
reg [16:0] count;
always @ (posedge clk)
begin
if(!reset)
count<=17'b0;
else if(count==17'd99_999)
count<=17'b0;
else
count<=count+1'b1;
end
reg [3:0] en;
always @ (posedge clk)
begin
if(!reset)
en<=4'b0;
else if(en==4'b0101)
en<=4'b001;
else if(count==17'd99_999)
en<=en+1'b1;
end

assign bc1=(en==4'b0001)? 1'b0 : 1'b1;
assign bc2=(en==4'b0010)? 1'b0 : 1'b1;
assign bc3=(en==4'b0011)? 1'b0 : 1'b1;
assign bc4=(en==4'b0100)? 1'b0 : 1'b1;
/////////////////////1000进制模块////////////////////////////////////////////////////////////
reg [4:0] q1,q2,q3,q4;
reg [22:0] led_reg;
always @(posedge clk) led_reg <= led_reg + 1'b1;
always @(posedge clk)
begin
if (&led_reg[22:0])
if (q1 == 4'b1001)
q1 <= 4'b0000;
else
q1 <= q1 + 1'b1;
end

always @(posedge clk)
begin
if ((&led_reg[22:0])&(q1 == 4'b1001))
if (q2== 9)
q2 <= 4'b0000;
else
q2 <= q2+ 1'b1;
end

always @(posedge clk)
begin
if ((&led_reg[22:0])&(q1 == 4'b1001)&(q2 == 4'b1001))
if (q3== 9)
q3<= 4'b0000;
else
q3<= q3 + 1'b1;
end
always @(posedge clk)
begin
if ((&led_reg[22:0])&(q1 == 4'b1001)&(q2 == 4'b1001)&(q3==4'b1001))
if (q4== 9)
q4<= 4'b0000;
else
q4<= q4 + 1'b1;
end

////////////////////////////显示模块//////////////////////////////////////////////////////
reg [7:0] q1_data, q2_data, q3_data, q4_data;
always @ (posedge clk)
begin
if(!reset)
q1_data<=8'b1111_1111;
else
begin
case(q1)
4'd0 : q1_data<=8'b1100_0000;
4'd1 : q1_data<=8'b1111_1001;
4'd2 : q1_data<=8'b1010_0100;
4'd3 : q1_data<=8'b1011_0000;
4'd4 : q1_data<=8'b1001_1001;
4'd5 : q1_data<=8'b1001_0010;
4'd6 : q1_data<=8'b1000_0010;
4'd7 : q1_data<=8'b1111_1000;
4'd8 : q1_data<=8'b1000_0000;
4'd9 : q1_data<=8'b1001_0000;
default : q1_data<=8'b1111_1111;
endcase
end
end

always @ (posedge clk)
begin
if(!reset)
q2_data<=8'b1111_1111;
else
begin
case(q2)
4'd0 : q2_data<=8'b1100_0000;
4'd1 : q2_data<=8'b1111_1001;
4'd2 : q2_data<=8'b1010_0100;
4'd3 : q2_data<=8'b1011_0000;
4'd4 : q2_data<=8'b1001_1001;
4'd5 : q2_data<=8'b1001_0010;
4'd6 : q2_data<=8'b1000_0010;
4'd7 : q2_data<=8'b1111_1000;
4'd8 : q2_data<=8'b1000_0000;
4'd9 : q2_data<=8'b1001_0000;
default : q2_data<=8'b1111_1111;
endcase
end
end

always @ (posedge clk)
begin
if(!reset)
q3_data<=8'b1111_1111;
else
begin
case(q3)
4'd0 : q3_data<=8'b1100_0000;
4'd1 : q3_data<=8'b1111_1001;
4'd2 : q3_data<=8'b1010_0100;
4'd3 : q3_data<=8'b1011_0000;
4'd4 : q3_data<=8'b1001_1001;
4'd5 : q3_data<=8'b1001_0010;
4'd6 : q3_data<=8'b1000_0010;
4'd7 : q3_data<=8'b1111_1000;
4'd8 : q3_data<=8'b1000_0000;
4'd9 : q3_data<=8'b1001_0000;
default : q3_data<=8'b1111_1111;
endcase
end
end

always @ (posedge clk)
begin
if(!reset)
q4_data<=8'b1111_1111;
else
begin
case(q4)
4'd0 : q4_data<=8'b1100_0000;
4'd1 : q4_data<=8'b1111_1001;
4'd2 : q4_data<=8'b1010_0100;
4'd3 : q4_data<=8'b1011_0000;
4'd4 : q4_data<=8'b1001_1001;
4'd5 : q4_data<=8'b1001_0010;
4'd6 : q4_data<=8'b1000_0010;
4'd7 : q4_data<=8'b1111_1000;
4'd8 : q4_data<=8'b1000_0000;
4'd9 : q4_data<=8'b1001_0000;
default : q4_data<=8'b1111_1111;
endcase
end
end
reg [7:0] smg_disp;
always @ (posedge clk)
begin
if(!reset)
smg_disp<=smg_disp;
else
begin
case(en)
4'b0001 : smg_disp<=q1_data;
4'b0010 : smg_disp<=q2_data;
4'b0011 : smg_disp<=q3_data;
4'b0100 : smg_disp<=q4_data;
endcase
end
end

endmodule

简单的不能再简单,随便找个入门级的书,稍微改改都有。

好的


t1作计数器,记满1000溢出
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