verilog 设计文件和测试文件有哪些区别,请举例说明？
作者&投稿：邸英 （若有异议请与网页底部的电邮联系）
在ISE下创建Verilog Test Fixture其实就是写测试激励文件（TestBench），没区别。
Add stimulus这部分是测试激励文件的核心，需要向被测试模块中所涉及的逻辑提供全面的测试激励，以全面验证逻辑设计的正确性。
大致意思如此，一两句说不明白，楼主可查阅相关例程、多实践即可体会之。
我认为测试程序是类似于testbench，只能潜入的去测试一下设计的功能等，要实现全面的测试实现较复杂，但是验证程序即搭建验证平台，可以全方位的去测试设计的每一个细节，实现全面测试，其通过随机可以覆盖整个设计的功能等，还能采集覆盖率等信息来确定设计的完备性。
Verilog设计文件与测试文件最明显的区别在于Verilog设计文件是可以被综合的，而测试文件是不能被综合的，例如：always @ #1000
begin
clk=~clk；
end
这是在测试文件中经常使用的一个语句，用于产生周期为2000的时钟信号，由于该语句中直接使用#来延时，所以不能被综合，但是在测试文件中这是最直接的产生延时的办法。
咎沸依林： bit是FPGA烧录用的bit文件,mcs是将bit文件生成为烧写flash用的,doc是文档,ise project是工程路径,rtl是工程中的源文件,sim是仿真用的,tb中的是仿真测试文件,ucf是板卡的约束文件
大丰市18347348109： Verilog 中testbench 和 工程文件 - ？
咎沸依林： 1. 一定需要.对于ASIC,综合成门级网表;对于FPGA,就是一些逻辑和寄存器等(altera的quartus ii综合完成后在tools->netlists viewer->Technology xxx (post fitting)中可观察综合的结果).若想了更多综合知识,推荐搜索关键词＂逻辑综合＂或...
大丰市18347348109： verilog仿真的各种文件类型和用途是什么,明天早上考试,坐等答案啊啊啊啊啊!!! - ？
咎沸依林： *.v 文件,硬件代码及仿真激励文件*.sdf 文件,延时文件*.fsdb 文件,波形文件*.vcd 文件,老式波形文件*.f 文件,文件列表文件
大丰市18347348109： 怎样用verilog语言写测试文件 - ？
咎沸依林： `timescale 1ps/1ps module sim(); reg clk,rst,in;wire out; initialbeginclk <= 0;rst <= 0;in <= 0;#10rst <= 1;end always #25 clk <= ~clk; alwaysbegin#(372162-50)in <= 1;#50in <= 0; end//373134 fill U (clk,rst,in,out);endmodule
大丰市18347348109： 怎么写verilog 测试程序 - ？
咎沸依林： 给你写一个例子,下面是一个设计文件和一个对应的测试程序,希望能起到抛砖引玉的和用:/* File Name : test.v Author : www.flxc.net Data : 2010-10-14 20:20:52 D...
大丰市18347348109： 用verilog语言设计时,有顶层模块,没有加入测试程序时可以综合,可加入测试程序后,再重新打开就 - ？
咎沸依林： 首先测试文件对你顶层文件是没有影响的,因为测试文件是不可综合的而且是.vt格式的文件估计是你哪里设置出错了吧或者你的测试文件定义的不是针对顶层文件而写的,这是工具会报错,因为接口对不上,另外也可能是你的hdl语言用了不可综合子集,具体什么原因你把代码附上在分析吧,以上有什么问题可以继续追问
大丰市18347348109： 用ISE编写verilog语言的程序时,创建文件、构建工程、以及仿真图是取名字时一定要不一样吗? - ？
咎沸依林： 工程文件名称可以与程序文件名一样,也可不一样,推荐使用一样的名称.但是测试文件最好不要与程序重名,都是同样后缀的文件在同一目录下有可能出问题,也不便于区分.
大丰市18347348109： 当你写了verilog程序的时候,如果想要仿真,则一定要建立testbench文件是吗?同时一定要修改此文件是吗? - ？
咎沸依林： 那只是一个文件名字而已,你也可以命名成其他的吧,个人觉得,只要在文件里面包含了所要测试的模块就行了吧
大丰市18347348109： verilog怎么编写测试程序 - ？
咎沸依林： module mul3_testbench ; //定义一个没有输入输出端口的测试平台reg a2,a1,a0,b2,b1,b0; //被测模块的input端口,改为对应的 reg寄存器做输入信号 wire p5,p4,p3,p2,p1,p0; //被测模块的output端口,改为对应的wire型initial begin // 初始化所...
