为什么用modelsim6.5进行FPGA的时序仿真,会出现如下情况

作者&投稿:藏品 (若有异议请与网页底部的电邮联系)
用alter quartus2调用modelsim是进行时序仿真时出现下面情况~

Rerun the EDA Netlist Writer(ID: 22038)
CAUSE: You tried to run the EDA Gate Level Simulation without running the EDA Netlist Writer. You need to run the EDA Netlist Writer before running the EDA Gate Level Simulation.
//原因,你想做门级仿真时,没有事先产生需要用到的网表文件
ACTION: Rerun the EDA Netlist Writer before running the EDA Gate Level Simulation.
//解决办法: 利用EDA网表生成菜单生成所需要的网表文件

在13.1版本中,该命令可在如下菜单中执行


可以啊,modelsim可以做抽象出这些延时的,最简单的就是:
# delay_time A = B;

这应该是后仿(门级仿真)的波形,这是组合电路中各个信号的延迟不一致,这总共有5个数据线,数据到来时候不一致产生的毛刺现象,是正常波形!如果是前仿的话就是你代码的问题。

时序不满足之类的

你这图信号名字都没有,想猜都没有办法猜

打个比方,竞争现象在功能仿真时也是看不到的

这个应该是你程序问题吧。

问题描述不清楚


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