verilog仿真问题求助！！ 仿真软件用的是altera-modelsim,开始仿真时出现了这样的提示框
Modelsim目前有三种版本:
ModelSim PE,ModelSim LE,ModelSim SE
其中PE是用在windows平台下面
LE是用在Linux平台下面
SE在AIX, HP-UX, LINUX ，SOLARIS，windows平台下都可以用，另外SE版本比另外两种版本功能多一些
ModelSim是Mentor公司的产品，不是altera的。所以modelsim在使用之前必须添加altera的库，这样就形成的modelsim-altera，当然你也可以添加xilinx的库。modelsim-altera是altera公司在Modelsim基础上已经添加了altera的库，你就可以直接使用了。
将ModelSim-Altera的路径设定到c:\altera\?\modelsim_ae\win32aloem （？altera版本，文件夹名）。再试试
erilog敏感信号是什么意思
简单的说。。就是这个信号的变化，控制你程序是否进行。。这是我的理解。。
急求FPGA内IP核的具体解释及分析,多谢!!!
1) 用户设计逻辑、软核、固核或硬核仿真模型的输入, 2) 功能仿真, 3) 逻辑综合。其中仿真模型是一个行为级模型, 只用作功能仿真, 不进行综合。图3 核基FPGA 设计流程 设计的输入一般是采用HDL 语言, 如VHDL、V erilog 等, 输入完设计和仿真模型后就可进行功能仿真, 当功能仿真完成后, 就可进行逻辑电路的...
windows 系统中扩展文件名的含意
ROM 基于盒式磁带的家庭游戏仿真器文件(来自Atari 2600、Colecovision、Sega、Nintendo等盒式磁带里的ROM完全拷贝,在两个仿真器之间不可互修改) 7R; ROV Rescue Rover数据文件 { RPM RedHat包管理器包(用于Linux) o{m RPT Microsoft Visual Basic Crystal报表文件 8A+<l RRS Ace game Road Rash保存的文件 Z0 RSL...
windows系统文件中各种扩展名分别是什么意思?
RMF:Rich Map格式(3D游戏编辑器使用它来保存图)ROM:基于盒式磁带的家庭游戏仿真器文件(来自Atari 2600、Colecovision、Sega、Nintendo等盒式磁带里的ROM完全拷贝,在两个仿真器之间不可互修改)Rxx:多卷档案上的RAR压缩文件(xx=1～99间的一个数字)SSAV:游戏保存文件SB:原始带符号字节(8位)数据SBK:Creative Labs的...
请大家介绍一下各种后缀,如ISO
T64:Commodore 64仿真器磁带映像文件 THEME:Windows 95桌面主题文件 TIF,TIFF:标签图像文件格式(TIFF)位图 TMP:Windows临时文件 TRM:终端文件 TXT:ASCⅡ文本格式的声音数据 TZ:老的压缩格式文件 V VBA:VBase文件 VBP:Microsoft Visual Basic工程文件 VBW:Microsoft Visual Basic工作区文件 VBX:Microsoft Visual Basic...
秋林奥尔： 你的仿真语句一直在执行forever #5 clk <= ~clk,当然a不会变成0,还有产生时钟的时候可以在initial语句外边写always #5 clk=!clk;你得采纳啊 光赞同我没用啊 你不采纳我也得不到分数
古蔺县19246967897： verilog仿真问题求助!! 仿真软件用的是altera - modelsim,开始仿真时出现了这样的提示框 - ？
秋林奥尔： 将ModelSim-Altera的路径设定到c:\altera\?\modelsim_ae\win32aloem (?altera版本,文件夹名).再试试
古蔺县19246967897： 我编了一段verilog的程序代码和测试代码,但每次仿真时总出现以下问题,求verilog大神解答. - ？
秋林奥尔： 例化的时候要 .端口名(信号名),报错是在例化的位置,应该是这个问题了,没细看代码
古蔺县19246967897： 求助:一个简单的verilog程序,仿真了后有些问题,在线等 - ？
秋林奥尔： 你这代码count2没错的话应该一直在281到330之间循环,进入死循环了,else if (count2 == 330) count2count2 if(!rst_n) count2 else if (clear == 1) count2 else if(coun2>=0 && count2 begin SPcount2end ...
古蔺县19246967897： Verilog新手一个,刚刚练习写了一个程序,在仿真的时候老出问题,请大神帮忙纠正,不胜感激. - ？
秋林奥尔： `timescale 1 ns/1 ns `include ＂inver.v＂ module inver_tb; wire[1:0] t; reg[1:0] k; inver UUT(.r(t),.b(k)); initial begin k=2'b00;#10 k=2'b01;#10 k=2'b10;#10 k=2'b11;$display(＂t=2'b%b,k=2'b%b＂,t,k); end endmodule display放到end里面,此外你注意一下端口顺序,你定义反了,进-出,出-进
古蔺县19246967897： 急求啊!!!verilog 仿真 老出现这句话Simulator:702_ - ？
秋林奥尔： 解决方法就是,把你当前放.V文件的那个文件夹里面所有的.V文件拿出来,然后放到另外一个文件夹里面,再新建工程,最后编译仿真.问题出现时因为你之前的工程地址有所变动,造成仿真器无法找到原先的路径.再看看别人怎么说的.
古蔺县19246967897： 用verilog编的序列检测器仿真时输出错误,求高手解答 - ？
秋林奥尔： 问题好多啊,先复习一下数电吧.1.移位寄存器是D触发器构成的,而触发器是时序逻辑,所以,第一,你没有时钟.2.移位寄存器的初始状态是通过reset实现的,而不是initial,initial只是用来仿真用的.3.序列检测器是要做序列检测的状态机的,不是一个简单的state==s.举例来说,如果你输入的是00111100,那么照你这个写法,0011不是s,1100也不是s,那么你就漏过了中间的1111了.4.后面的留待你慢慢学习后研究吧
古蔺县19246967897： 谁能告诉我怎么仿真verilog写的IP核?最好具体点,最好可以是用icarus verilog仿真,或者modelsim,跪谢 - ？
秋林奥尔： 图片是我在modelsim官方文档中截得一个图,大体讲了下仿真的步骤.还有救是最好编写一个testbench来仿真波形.modelsim可以手动输入波形,但比较麻烦. 希望对你有帮助.
古蔺县19246967897： verilog语言如何仿真? - ？
秋林奥尔： 可以利用软件仿真.最常用的软件是QUARTUS II,可以从网络上下载破解版.9.0或者10.0什么的都行.进入软件后,新建工程project,再建立.v文件,输入你的代码,然后编译,利用软件自带的simulator功能进行仿真,即可.欢迎追问~
古蔺县19246967897： 今天编了一个Verilog小程序但仿真得不到预期效果.如图,clk2的输出永远为高,请问这是为什么? - ？
秋林奥尔： clk2没有初始化,reset信号没有起作用.有句话对初学者说了一百遍,也不差这一次:verilog是用来描述硬件的,不是用来像C语言那样写软件的.希望多理解硬件,再去写代码.
