verilog中wire一般什么时候应用?

我想请问：在verilog语言中，输出什么时候用wire型，什么时候用reg型？？~

verilog里一般不声明输出类型的话 默认是wire型的
如果你想在输出处寄存一下：比如使用always时序语句，则必须声明为reg类型
wire是线网，就是相当于实际中的连接线，你想assign的话就是直接连接，就是用wire型，他的值是随时变化的。比如你想寄存一下，让信号在时钟边沿才变化就需要reg类型了，在程序中用带时钟的always块来实现即可

另外需要注意的是reg型变量不一定是寄存器，因为时序逻辑现在也基本上使用always @*这种语言来写，只是必须被声明为reg型。

输出用wire型的其实并不多，具体情况比如：两给信号的与或等简单逻辑。稍微复杂的即使是组合逻辑也要声明reg型，然后在程序里面用always块来实现组合逻辑

wire 表示连接线，即始终都是后边这个逻辑关系。


即SSEL_active始终为SSELr[1]取反后的结果。

有几种情况变量需要定义成wire。
第一。assign 语句
例如：
reg a,b;
wire and_result;
...
assign and_result =a&&b;
你可以试试把wire定义成reg。综合器会报错。

第二。元件例化时候的输出必须用wire
例如：
wire dout;

ram u_ram
(
...
.out(dout)
...
);

据你上面所说，wire就是连线的意思，一般在assign语句，或是模块例化，就是上面两种情况下使用。

如果只写output[7:0] out,就是wire型，默认是wire型。

至于你所说“如果再特别补充一句reg out的话，就是reg型了？”
答案是不一定的，主要是看你是否想寄存一级，若用于组合逻辑的always块中，一般综合成wire型，如果是时序电路，则是reg型的寄存器。

一般reg，用于always块中，而wire用于上述两种情况，记住就ok了

有几种情况变量需要定义成wire：

第一：assign 语句

例如：
reg a,b;

wire and_result;

...

assign and_result =a&&b;

你可以试试把wire定义成reg。综合器会报错。

第二：元件例化时候的输出必须用wire

例如：
wire dout;

ram u_ram

(

....out(dout)

...

);

wire按照国外教材上面的定义：

wire为无逻辑连线。只做连线，wire本身是不带逻辑性的，所以输入什么输出就是什么。所以你尝试着用always语句对wire变量赋值。综合器就会报错。

那么你可能会问。assign c
=a&&b不是就是对wire的赋值吗?其实并非如此。综合器综合时将a&&b综合成ab经过一个与门。而c只是连接到与门输出的线。正真综合出与门的是&&。而不是c。

wire就是导线啊. verilog中有显性定义和隐性定义的区别. 好比protel里画电路, 有些导线上你标了D0, D1, ... 有些导线你没标, 自动赋了N03781096, 不声明不等于它不需要或不存在, 事实上大量存在. 在verilog里面, 你可以用wire 声明特定的导线名称, 多用于testbench互联(即无寄存的直连). 我以前用它(alias)做倒序转化后赋值给一组reg, 可以精简代码.

输出变量如果没有特别声明，默认是wire型；

要在always模块里赋值，必须是寄存器变量。要用assign赋值，必须是wire型。output自动就是wire型。不知道说清楚了么

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沈河区13070432536： verilog中wire一般什么时候应用? - ？
伯戚亚宁： 有几种情况变量需要定义成wire.第一.assign 语句 例如:reg a,b; wire and_result;...assign and_result =a&&b; 你可以试试把wire定义成reg.综合器会报错.第二.元件例化时候的输出必须用wire 例如:wire dout; ram u_ram(....out(dout)...); ...

沈河区13070432536： 我想请问:在verilog语言中,输出什么时候用wire型,什么时候用reg型?? - ？
伯戚亚宁： verilog里一般不声明输出类型的话 默认是wire型的 如果你想在输出处寄存一下:比如使用always时序语句,则必须声明为reg类型 wire是线网,就是相当于实际中的连接线,你想assign的话就是直接连接,就是用wire型,他的值是随时变化的....

沈河区13070432536： verilog中什么时候用reg定义. - ？
伯戚亚宁： verilog变量中用的最多的就是reg,其次是wire. 基于时序逻辑的时候就用reg,组合逻辑一般用wire. always中只能用reg,才能对其赋值.

沈河区13070432536： verilog 中wire的用法 - ？
伯戚亚宁： reg 寄存器型 wire 线型 wire 赋值用 assign 使用符号 = 例如:wire a; assign a = 1; reg 赋值 必须在 时序逻辑块中,使用符号 <= 例如: reg b; always(posedge clk) b <= 1; 可以想象 : wire 一根线,没有存储能力,即时改变值; reg 一个小房子,能存储上一次值,需要在clk的驱动下改变值.

沈河区13070432536： verilog HDL中wire和reg的区别 - ？
伯戚亚宁： wire表示直通,即输入有变化,输出马上无条件地反映(如与、非门的简单连接).reg表示一定要有触发,输出才会反映输入的状态.reg相当于存储单元,wire相当于物理连线.reg表示一定要有触发,没有输入的时候可以保持原来的值,但不...

沈河区13070432536： verilog中reg和wire类型的区别 - ？
伯戚亚宁： verilog中reg和wire类型的区别 wire类型一般用于assign语句赋值,reg类型一般用于always块中,不能用assign赋值

沈河区13070432536： verilog中reg和wire类型的区别和用法 - ？
伯戚亚宁： wire是线网型,可以相当于一根导线相连,wire型变量可以作为连续赋值中的左值,也可以作为过程赋值语句中的右值;reg是寄存器类型,相当于一个寄存器,可以作为过程赋值语句中的左值和右值.

沈河区13070432536： verilog中reg和wire的区别 - ？
伯戚亚宁： reg相当于存储单元,wire相当于物理连线. Verilog 中变量的物理数据分为线型和寄存器型.这两种类型的变量在定义时要设置位宽,缺省为1位.变量的每一位可以是0,1,X,Z.其中x代表一个未被预置初始状态的变量或者是由于由两个或多个驱...

沈河区13070432536： Verilog语言reg型变量和wire型变量° - ？
伯戚亚宁： 简单一点说.REG 用于时序逻辑,WIRE用于组合逻辑. reg 用于 always @ (posedge clk) 的always 块中.wire 用于 assign W_xx = xx&&yy&&zz 中.

沈河区13070432536： verilog语句中wire型和reg的区别 - ？
伯戚亚宁： reg是寄存器,在硬件里面是映射到一个寄存器实体的,具体操作去了解一下寄存器的操作方法,比如D触发器.wire只是一个数据标识,并不开辟物理内存.assign不可以给reg赋值.