新手求助，verilog hdl要设计一个带异步清零和异步预置的8 位二进制加法计数器，麻烦看看代码哪儿错了。。
能否开发出一个好的软件，关键是看软件开发前期所做的工作，重点是这个软件有没有一个好的 软件开发流程，因为一个好的软件开发流程关系到到这个软件的成败和最后能达到一个什么的效果；下面我们就来说一下一个好的软件需要有哪些软件开发流程，也可以说软件开发流程分为哪几个阶段：
第一个阶段是市场调研：技术和市场要结合才能体现最大价值。
第二个阶段是需求分析：这个阶段需要出三样东西，用户视图，数据词典和用户操作手册。用户视图是该软件用户（包括终端用户和管理用户）所能看到的页面样 式，这里面包含了很多操作方面的流程和条件。数据词典是指明数据逻辑关系并加以整理的东东，完成了数据词典，数据库的设计就完成了一半多。用户操作手册是 指明了操作流程的说明书。请注意，用户操作流程和用户视图是由需求决定的，因此应该在软件设计之前完成，完成这些，就为程序研发提供了约束和准绳，很遗憾 太多公司都不是这样做的，因果颠倒，顺序不分，开发工作和实际需求往往因此产生隔阂脱节的现象。需求分析，除了以上工作，笔者以为作为项目设计者应当完整 的做出项目的性能需求说明书，因为往往性能需求只有懂技术的人才可能理解，这就需要技术专家和需求方（客户或公司市场部门）能够有真正的沟通和了解。
第三个阶段是概要设计：将系统功能模块初步划分，并给出合理的研发流程和资源要求。作为快速原型设计方法，完成概要设计就可以进入编码阶段了，通常采用这 种方法是因为涉及的研发任务属于新领域，技术主管人员一上来无法给出明确的详细设计说明书，但是并不是说详细设计说明书不重要，事实上快速原型法在完成原 型代码后，根据评测结果和经验教训的总结，还要重新进行详细设计的步骤。
第四个阶段是详细设计：这是考验技术专家设计思维的重要关卡，详细设计说明书应当把具体的模块以最‘干净’的方式(黑箱结构）提供给编码者，使得系统整体 模块化达到最大；一份好的详细设计说明书，可以使编码的复杂性减低到最低，实际上，严格的讲详细设计说明书应当把每个函数的每个参数的定义都精精细细的提 供出来，从需求分析到概要设计到完成详细设计说明书，一个软件项目就应当说完成了一半了。换言之，一个大型软件系统在完成了一半的时候，其实还没有开始一 行代码工作。那些把作软件的程序员简单理解为写代码的，就从根子上犯了错误了。
第五个阶段是编码：在规范化的研发流程中，编码工作在整个项目流程里最多不会超过1/2，通常在1/3的时间，所谓磨刀不误砍柴功，设计过程完成的好，编 码效率就会极大提高，编码时不同模块之间的进度协调和协作是最需要小心的，也许一个小模块的问题就可能影响了整体进度，让很多程序员因此被迫停下工作等 待，这种问题在很多研发过程中都出现过。我们在编码的时候一定要软件开发的 代码规范编码时的相互沟通和应急的解决手段都是相当重要的，对于程序员而言，bug永远存在，你必须永远面对这个问题，大 名鼎鼎的微软，可曾有连续三个月不发补丁的时候吗？从来没有！
第六个阶段是软件测试有很多种：按照测试执行方，可以分为内部测试和外部测试；按照测试范围，可以分为模块测试和整体联调；按照测试条件，可以分为正常操 作情况测试和异常情况测试；按照测试的输入范围，可以分为全覆盖测试和抽样测试。以上都很好理解，不再解释。总之，测试同样是项目研发中一个相当重要的步 骤，对于一个大型软件，3个月到1年的外部测试都是正常的，因为永远都会又不可预料的问题存在。完成测试后，完成验收并完成最后的一些帮助文档，整体项目 才算告一段落，当然日后少不了升级，修补等等工作，只要不是想通过一锤子买卖骗钱，就要不停的跟踪软件的运营状况并持续修补升级，直到这个软件被彻底淘汰 为止。
总结，前四个阶段在软件开发过程中占的比重比较大，真正编码的时间是非常短的，只有市场调研做好，能有一个明确的方案，设计出详细合理的开发步骤；我们在 进行编码的时候才能很顺利，开发出来的软件才有价值。有的软件在没有开发出来，还没有上线就注定不行了，所以说软件开发流程对于能否开发出一个好的软件是 非常重要的
希望对您有所帮助！~
软件开发一般分为五个阶段：问题的定义及规划、需求分析、软件设计、程序编码、软件测试。
8’b11111111，那个 8与b之间的符号打错了，应该是单引号‘ ，你改下在试试，而且你的代码是同步复位和置位的，不是异步的，要想实现异步需要将always @ (posedge clk)改成always @ (posedge clk or posedge reset or posedge load)
例外建议在时序的逻辑内部qout=0; cout=1；这些等式都写成qout<=0; cout<=1;
拔蒲龙凤： ||module TST (a,b ); input a; output b; reg[7:0] Counter; reg b; always @(negedge a) begin Counter<=Counter+8'h1; if((Counter<8'h3)||(Counter>8'h7)) b<=1'h0; else b<=1'h1; end
盐山县17081366157： Verilog HDL 需要用什么软件仿真呢?？
拔蒲龙凤： 1. ModelSim是HDL语言专用的仿真软件, 可以用 2. Altera Quartus II, 或者Xilinx ISE带有仿真仿真功能, 还不止一种呢. 初学用这些功能即可. 3. Quartus, ISE 结合ModelSim是比较流行的做法. 原因是Q/I是IDE,针对器件, 而ModelSim在仿真方面近乎业界标准, 强强联手自然精准便捷 4. 其实其它还有很多仿真工具的, Synplify等等, 针对各自领域.尤其是芯片设计领域,各家都有杰作.
盐山县17081366157： 作为初学者学习Verilog HDL,该买些什么教材来学习呢? - ？
拔蒲龙凤： 初学者买的第一本书最好是:第一部分讲verilog HDL语法,并带有用法示例;第二部分讲建模,并带有小型例子;第三部分讲几个大点的例子;第四部分讲一下验证技术.这样就可以让你循序渐进,较好的入门.市面上这种类型的书很多,基本上是大同小异.
盐山县17081366157： 跪求verilog hdl教程推荐几本书,本人初学. - ？
拔蒲龙凤： 个人觉得需要两本书.刚入门的时候如果看夏宇闻的《Verilog数字系统设计教程》的话,你会陷进去的,感觉东西特别多,也特别杂,估计就没兴趣了,而且也无法很好的抓住veri...
盐山县17081366157： 如何学习Verilog HDL - ？
拔蒲龙凤： verilog语言的学习只是学习FPGA的一部分.要做好FPGA,不仅要学好语言,还要对FPGA的开发流程有一个全面的了解.还要对FPGA的开发工具有一个全面的认识.(例如XILINX的ISE 及其chipiscope ,Altera的Q2及其singal tap,lattice的ISP...
盐山县17081366157： 现在是大二了,正在学习数电基础,开始想学Verilog HDL ,需要什么软硬件呢,我学习的步骤该是怎样的,？
拔蒲龙凤： 就是把基础的verilog语法搞清楚,自己写代码,一定要自己写,这样才有效果.学会仿真.建议用quartus软件,当然有可以用ISE软件,都是一样的,只不过是两家公司出的,有一些区别.看你自己习惯啦.书的话,夏宇闻Verilog数字系统设计教程,还有王金明的数字系统设计与verilog HDL都可以. 但是光看书是没有用的,一定要自己做实验,可以去实验室找老师拿块板子让你玩玩,很多错误都是在实验的才发现的,经典的比如 非阻塞赋值 与阻塞赋值的区别.慢慢来吧.
盐山县17081366157： vhdl和verilog哪个好 - ？
拔蒲龙凤： 两种语言都是硬件描述语言,很难评价“好坏”.Verilog HDL更适合于底层(物理层)描述,VHDL则较适合于系统描述,比Verilog HDL更抽象一些.Verilog HDL更像C,VHDL更像PASCAL.所以,如果有C的基础,Verilog HDL更容易入手.
盐山县17081366157： verilog HDL现在学有用吗?前景和应用领域呢. - ？
拔蒲龙凤： 我是电气工程的博士生,事实证明,Verilog HDL有用. 首先要明确Verilog是硬件描述语言,在芯片上设计数字硬件系统,所以,第一,看你是不是对于硬件设计有需求,第二,是不是具备数字电路的扎实基础. Verilog并非程序语言,它不是在...
盐山县17081366157： 没有学过C语言,可以直接学习Verilog HDL语言吗? - ？
拔蒲龙凤： 学习verilog之前,最好没有学过任何软件语言,因为初学者容易被软件编程语言误导.常经有初学者向我问一些问题,总喜欢与C来比较,满脑子都是C语言的影子.如果不懂软件语言,反而学得快一些,至少不会将verilog写得像C程序一样.
盐山县17081366157： HDL求助 声明下面的Verilog变量 - ？
拔蒲龙凤： 1)reg [31:0]m=32'b3; 2)integer count; 3)Time snap_shot; 4)verilog hdl里面没有数组的概念,要说有的话也应该是存储器.这样写reg [31:0] mem[0:15];这是定义一个32*16的寄存器. 5)parameter cache_size=512;
