verilog实现将8位数据转为16位输出，如图中8位数据P1,P2,P3,P4，转化为16位是P2P1，P4P3，clk1二分频输出

用Verilog编写8bit并行输入1bit串行输出的接口转换模块。~

always @(posedge clk)
begin
Bits8_in_reg<= Bits8_in;

Bits8_in_reg<= {Bits8_in_reg[6:0],1'b0}; //从高位到低位发的顺序
end
assign serial_line = Bits8_in_reg[7];

module test(clk,rst,indata,outdata);
input clk,rst;
input [23:0] indata;
output [7:0] outdata;

reg [7:0] outdata;
always @ (posedge clk or negedge rst)
if (!rst)
outdata <= 0;
else
outdata <= indata[7:0];

endmodule


其实不用写这么复杂，直接用
wire [7:0] outdata;
assign outdata = indata[7:0];
也行

第一个数据来的时候应该有标志吧，没数据的时候是高阻态，加个判断，一旦不是高阻态时接收到的就是第一个数据了
如果你只是把数据串转并的话，你可以加个有效位，没必要分频
分频后的时钟就存在延时了

没太明白！

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咸宁市17753016831： verilog如何把 INPUT [7:0]DATA的 八位数据中统计出1的个数 !八位数据是同时被读入的! - ？
蒯祥丙克： module test(data,count); input [7:0] data; output [4:0] count; assign count=data[0]+data[1]+data[2]+data[3]+data[4]+data[5]+data[6]+data[7]; endmodule 只要将各位相加,就是1的个数了

咸宁市17753016831： 用verilog语言编写8bit并行输入1bit串行输出的接口转换模块 - ？
蒯祥丙克： module aa(a,out); input [7:0]a; ouput out; wire out; for(width=0;widthassign out=a[width]; endmodule

咸宁市17753016831： 用Verilog编写8bit并行输入1bit串行输出的接口转换模块. - ？
蒯祥丙克： //8位并行输入的时候需要有输入使能信号p_en//p_en和串行输出的时候要注意时序配合关系//如果需要有明确的串行输出有效指示信号的话,需要再增加一个寄存器 module p8tos1(clk,rst,p_en,s_o,di); input clk; input rst; input p_en; output s_o; input [7:0] di; reg [7:0] d_store; always @(posedge clk) if(rst) d_storeelse if(p_en) d_storeelse d_store assign s_o = d_store[7]; endmodule

咸宁市17753016831： verilog 我想将串口输入的数据变为8为数据 不知道怎样编程呢 - ？
蒯祥丙克： module hh(clr,clk,clk1,din,fifo,out); input clr,clk,clk1,din;output [7:0]fifo; //你需要8位输出,肯定得是一个byte么,一下同理修改 output [7:0]out; reg [7:0]out; reg [7:0] fifo;always @(posedge clk) begin if(!clr)fifo<=0; elsefifo<={fifo[6:0],din}; //相当...

咸宁市17753016831： 怎样实现8位并行数据输入,转换成4为并行数据输出?用Verilog 或VHDL程序实现,急,谢谢 - ？
蒯祥丙克： 输出时钟应该是输入时钟的2倍 如果不这样的话,那就利用输入时钟的两个沿进行输出控制.

咸宁市17753016831： 如何用Verilog语言取低八位 - ？
蒯祥丙克： module test(clk,rst,indata,outdata); input clk,rst; input [23:0] indata; output [7:0] outdata; reg [7:0] outdata; always @ (posedge clk or negedge rst) if (!rst) outdata <= 0; else outdata <= indata[7:0]; endmodule 其实不用写这么复杂,直接用 wire [7:0] outdata; assign outdata = indata[7:0]; 也行

咸宁市17753016831： verilog 语言8位bcd码转二进制码的程序怎么编写? - ？
蒯祥丙克： module BCDtob(ge,shi,bai,qian,wan,bianry_reg,clk,rst); //十进制转二进制 input [3:0]ge,shi,bai,qian,wan;input clk,rst;output [16:0]bianry_reg;wire [16:0]bianry;reg [16:0]bianry_reg;reg [16:0]wan1,wan2,wan3,wan4,wan5;reg [16:0]qian1,...

咸宁市17753016831： dac0832 verilog为什么输出还是8位 - ？
蒯祥丙克： 这里的Verilog程序,应该指的是驱动DAC的程序.对于DAC来说,当然是接收FPGA输入的8位数字信号,再由DAC转换为“1位”的模拟量了...所以,这个8指的是FPGA输出,DAC输入的数字量.

咸宁市17753016831： 【Verilog】请对rega这个八位二进制数中值1的位进行计数,请对下面程序补充要求在能直接运行成功,急用!! - ？
蒯祥丙克： module count1s(tempreg,clk); input [7:0] tempreg; input clk; input rst;reg [3:0] count always @(posedge clk or posedge rst) beginif(rst) count <= 4'b0; else begin if(tempreg[0]) count <= count + 4'b1; tempreg <= {1'b0,tempreg[7:1]}; end end endmodule这个是模块,如果要测试还需要testbench.

咸宁市17753016831： 楼主,能不能给个完整的编程.用Verilog实现50MHz转换成1MHz - ？
蒯祥丙克： module div(clkin,clkout); output clkout; input clkin;reg [5:0]ct=0; wire clkout;assign clkout = (ct == 6'd49) ? clkin : 1; always @(posedge clkin) beginif(ct == 6'd49)ct <= 0;elsect <= ct + 1; end endmodule