D触发器构成十进制计数器原理

用D触发器几门电路设计一个1位十进制计数器~

D触发器只能构成二进制数，对应的1位十进制数就是 1001=9（0000=0）；
所以需要四个D触发器来构成十进制计数器，如74LS175、375等等就是4D触发器芯片，也可以采用CD4013---双D触发器芯片来构造电路。
他们都有复位端，通过通过逻辑门电路检测 1010出现时（就是这两个位是1时）产生复位信号，复位到 0000。

扩展资料：
电子计算机自诞生以来，其工作原理一直采用二进制形式，在日常中人们习惯于使用十进制数，在与二进制计算机进行人机对话时，机内需要将十进制与二进制之间反复进行转换，造成其资源浪费。因此，研制十进制计算机是必要的。
如果按照计数器中的触发器是否同时翻转分类，可将计数器分为同步计数器和异步计数器两种。如果按照计数过程中数字增减分类，又可将计数器分为加法计数器、减法计数器和可逆计数器，随时钟信号不断增加的为加法计数器，不断减少的为减法计数器，可增可减的叫做可逆计数器。
另外还有很多种分类不一一列举，但是最常用的是第一种分类，因为这种分类可以使人一目了然，知道这个计数器到底是什么触发方式，以便于设计者进行电路的设计。此外，也经常按照计数器的计数进制把计数器分为二进制计数器、十进制计数器等等。
在十进制计算机中对机器数的定义与二进制机器数的定义类似，即将“+”、“-”符号数字化了的数据称为机器数，而把它表示的值称为机器数的“真值”。区别在于用“0”和“9”表示正号和负号，而后者则是用"0"和"1"表示正号和负号。机器数可用原码、补码和和反码表示。
参考资料来源：百度百科-计算器

用JK触发器设计一个三进制计数器，计数为00，01，10三个状态的循环，所以需要用到两个JK触发器。
先将2个JK触发器接成同步4进制加法计数器，再改成3进制加法器。当计数为3时，输出状态为11，利用11这个状态产生一个复位信号，使两个触发器复位回0，就不会出现计数的3了，最大数是2，即为要求的3进制计数器了。逻辑图（也即仿真图）如下，图中JK触发器是74LS112。

扩展资料：

JK触发器是数字电路触发器中的一种基本电路单元。JK触发器具有置0、置1、保持和翻转功能，在各类集成触发器中，JK触发器的功能最为齐全。在实际应用中，它不仅有很强的通用性，而且能灵活地转换其他类型的触发器。由JK触发器可以构成D触发器和T触发器。
JK触发器和触发器中最基本的RS触发器结构相似，其区别在于，RS触发器不允许R与S同时为1，而JK触发器允许J与K同时为1。当J与K同时变为1的同时，输出的值状态会反转。 对应功能表如下图所示：

由功能表可知，JK 触发器主要功能为：置位、复位、保持（记忆）和计数。
参考资料来源：百度百科——JK触发器

计数器实际上是对时钟脉冲进行计数，每来一个脉冲，计数器状态改变一次。

8421BCD码十进制加计数器在每个时钟脉冲作用下，触发器输出编码值加1，编码顺序与8421BCD码一样，每个时钟脉冲完成一个计数周期。由于电路的状态数、状态转换关系及状态编码都是明确的，因此设计过程较简单。

扩展资料：

计数器在数字系统中主要对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。

计数器可以用来显示产品的工作状态，一般来说主要是用来表示产品已经完成了多少份的折页配页工作。

十进制即十种状态，需要4位来表示，每一位需要一个触发器，所以要四个。

二进制的一个就行，来一个脉冲触发器的状态翻转。

八进制的需要三个串联。

十进制的和十六进制的差不多，需要四个。十进制的需要在计数满十后，利用逻辑门将计数器清零。

扩展资料：

1、如果按照计数器中的触发器是否同时翻转分类，可将计数器分为同步计数器和异步计数器两种。

2、如果按照计数过程中数字增减分类，又可将计数器分为加法计数器、减法计数器和可逆计数器，随时钟信号不断增加的为加法计数器，不断减少的为减法计数器，可增可减的叫做可逆计数器。

参考资料来源：百度百科-计数器

十进制即十种状态，需要4位来表示，每一位需要一个触发器，所以要四个
二进制的一个就行，来一个脉冲触发器的状态翻转。
八进制的需要三个串联。
十进制的和十六进制的差不多，需要四个。十进制的需要在计数满十后，利用逻辑门将计数器清零。

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邵阳市18027823213： 用d触发器设计异步十进制计数器要有原理图快点还有分加 - ？
勤慧益多：[答案] 应该是利用D触发器构成计数器数字电路实验设计:D触发器组成的4位异步二进制加法计数器2009-12-14 19:09一、选用芯片74LS74,管脚图如下:说明:74LS74是上升沿触发的双D触发器,D触发器的特性方程为二、设计方案:用...

邵阳市18027823213： 数字电路设计 D触发器能组成计数器吗 - ？
勤慧益多： D触发器只能构成二进制数,对应的1位十进制数就是1001=9(0000=0);所以你需要四个D触发器来构成十进制计数器,如74LS175、375等等就是4D触发器芯片,也可以采用CD4013---双D触发器芯片来构造电路,他们都有复位端,通过通过逻辑门电路检测1010出现时(就是这两个位是1时)产生复位信号,复位到0000;

邵阳市18027823213： 怎样用D触发器实现十一进制计数器 原理图 - ？
勤慧益多： 原理图如下:【补充】:异步计数器(亦称波纹计数器,行波计数器):组成异步计数器的触发器不是共用同一个时钟源,触发器的翻转不同时发生.分类:计数器按计数脉冲的输入方式可分为:同步计数器和异步计数器.实现方法:(1)同步计数器:实现是将计数脉冲引至所有的触发器的CP端,使应翻转的触发器能够同时的翻转;(2)异步计数器:实现是不将计数脉冲引至所有的触发器的CP端,而是将其它的触发器的输出引至其他的触发器的CP端,是不同时发生的.特点:与同步计数器相比较,由于触发器不是共用同一个时钟源,触发器的翻转不能同时发生,所以工作速度慢.

邵阳市18027823213： 请帮我用verilog写一个D触发器构成的十进制计数器.或者直接写十进制计数器.因为是新接触到ve - ？
勤慧益多： module counter(clk,rst,out1); input clk,rst; output out1; reg [3:0] cnt; //计数0--15 reg out1_r; always @(posedge clk or negedge rst) if (rst) cnt<=4'd0; else cnt<=cnt+1'b1; always @(posedge clk or negedge rst) if (rst) out1_r<=1'b1; else if(cnt==4'd15) out1_r<=1'b0; assign out1=out1_r; endmodule

邵阳市18027823213： 急求用D触发器设计11进制计数器的原理图. - ？
勤慧益多： 采用四个D触发器,每个触发器的输出/Q与输入D相连,第一个触发器的时钟CP接外部输入时钟,输出/Q与下一个触发器的时钟相连,第二个触发器的输出/Q与第三个触发器的时钟相连,第三个触发器的输出/Q与第四个触发器的时钟相连.每个触发器的Q作为输出.如此,就得到了16进制计数器. 四个触发器的置位端连接在一起接VCC,四个触发器的复位端/CLR连接在一起,然后用门电路对Q3Q2Q1Q0进行译码,译码电路当Q3Q2Q1Q0=1011时,输出低电平,与/CLR相连.

邵阳市18027823213： 用D触发器能组成计数器吗?怎么做? - ？
勤慧益多： 可以.对N个D触发器组成的级联结构的最后输出Q或者Q非的高电平(计1)或者低电平(计0)进行计数,即可以实现计数器的功能.例如时钟源的频率是100HZ,则最终输出端就会以100/2...

邵阳市18027823213： 只用一片74Ls74,如何构成Q2Q1计数序列为00.01.10.11的计数器? - ？
勤慧益多： 这就用一片74Ls74构成两位加法计数器,一片74LS74有两个D触发器,组成两位异步加法计数器的原理图如下图所示.每个D触发器的R,S端都接VCC.

邵阳市18027823213： 用cc4013活74ls74d触发器构成4位二进制异步加法计数器,rd和sd应该怎么处理 - ？
勤慧益多： 利用D触发器构成计数器,数字电路实验设计:D触发器组成的4位异步二进制加法计数器. 一、选用芯片74LS74,管脚图如下.说明:74LS74是上升沿触发的双D触发器, D触发器的特性方程为 二、设计方案:用触发器组成计数器.触发器...