74ls175的cp信号输入端可以用什么简单的设备作触发?
一、74LS175的工作原理:
74LS175为4D触发器。1脚为0时,所有Q输出为0,Q非输出为1;9脚位时钟输入端,9脚上升沿将相应的触发器D的电平,锁存入D触发器。
电路通电后,按下复位按键S,1Q、Q2、Q三、Q4输出高电平。电路进入筹办状态。
二、电路图:
因为74LS175是下降沿触发的,故按下除复位之外的不论什么的按键都将不会发生电路状态的变化,即输入被锁定。达到了既定的功能方针。
扩展资料:
D触发器(data flip-flop或delay flip-flop)由4个与非门组成,其中G1和G2构成基本RS触发器。
电平触发的主从触发器工作时,必须在正跳沿前加入输入信号。如果在CP高电平期间输入端出现干扰信号,那么就有可能使触发器的状态出错。
而边沿触发器允许在CP触发沿来到前一瞬间加入输入信号。这样,输入端受干扰的时间大大缩短,受干扰的可能性就降低了。
边沿D触发器也称为维持-阻塞边沿D触发器。边沿D触发器可由两个D触发器串联而成,但第一个D触发器的CP需要用非门反向。
参考资料来源:百度百科-D触发器
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