怎么用verilog? 我想用某个芯片的功能，比如74LS163，怎么在verilog里面实现这个芯片？ 只有自己编？

74ls00芯片功能用verilog HDL语言描述~

verilog代码：
module 74LS00（A1，B1，Y1，
A2，B2，Y2，
A3，B3，Y3，
A4，B4，Y4）；
input A1；
input A2；
input A3；
input A4；
input B1；
input B2；
input B3；
input B4；
output Y1；
output Y2；
output Y3；
output Y4；
assign Y1 = ~（A1&B1）；
assign Y2 = ~（A2&B2）；
assign Y3 = ~（A3&B3）；
assign Y4 = ~（A4&B4）；
endmodule
望采纳！

modula cnt10(co,q,clk,0.s,cn,d)；
outptut[3:0]q; //计数输出端
output co；//进位信号
input clk,r,s,en;
input[3:U]d://预置数数据端
reg[3:0] q;
reg co;
always@(posedge clk) 即数端和使能端
if(r)
begin q=0; end
else
begin
if(s)
begin q=d; end
else
if(en)
begin
q=q+1;
if(q== 4'b1111)
begin co=1; end
else
begin co=0: end
end
else
begin q=q;end
end
endmodule

大部分都是自己编的，一少部分可以直接调用软件里面自带的ip core，关于ipcore 不同软件查找方式不一样，quartus的在mega wizard的选项里面，ise使用core generator 生成

自己编写～
或者你使用的库里边有这个模块，那你就可以直接调用

自己编个乘法器就行了
下面是一个8位乘法器：
module ade(clk,x,y,p);
input clk;
input [7:0]x,y;
output [15:0]p;
reg [15:0]p;
parameter s0=0,s1=1,s2=2;
reg [2:0]count=0;
reg [1:0]state=0;
reg [15:0]p1,t;
reg [7:0]y_reg;
always @(posedge clk)begin
case(state)
s0:begin
count=0;
y_reg<=y;
t<={{8{x[7]}},x};
p1<=0;
state<=s1;
end
s1:begin
if(count==7)begin
state<=s2;
end
else begin
if(y_reg[0]==1)
p1<=p1+t;
y_reg<=y_reg>>1;
t<=t<<1;
state<=s1;
count<=count+1;
end
end
s2:begin
p<=p1;
state<=s0;
end
endcase
end
endmodule
74，148也就是这里的x和y，P输出乘积结果

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甘南藏族自治州19634944756： verilog 我想条件调用模块 - ？
柘郎如双： 虽然不能这样调用,但是你可以先调用这两个函数生成两个不同的值,然后根据需要在always中调用这两个值,也就是加一个中间变量 虽然你已经选择了满意答案,但还是希望能帮助到你!呵呵

甘南藏族自治州19634944756： 如何在xilinx basys2中运用verilog 编程 - ？
柘郎如双： 不会Verilog,不过方法应该与VHDL相同的吧!~ Porject->New Source,而后选择Verolog Module!~ 当然首先得建立工程才行啊!

甘南藏族自治州19634944756： 如何用verilog实现一个简单电路最小项fm(1,2,3,6)+d(0,7,9) - ？
柘郎如双： module test(fm,d,result); input [3:0] fm; input [3:0] d; output wire result; wire fm_min ; //fm(1,2,3,6) assign fm_min = (&(~fm[3:1]))&&fm[0] ||(&(~fm[3:2]))&&fm[1] &&(~fm[0]) ||(&(~fm[3:2]))&&(&fm[1:0] ) ||(~fm[3])&&(&fm[2:1])&&(~fm[0]);wire d_min; ...

甘南藏族自治州19634944756： 2的指数幂如何用Verilog - ？
柘郎如双： 方法1:直接使用左移或者右移操作符,幂数就是移位数 方法2:如下;reg[7:0] dout; dout 你可以根据需要,设个counter,然后就可以实现多次幂了.

甘南藏族自治州19634944756： verilog程序怎么运行啊~~ - ？
柘郎如双： 看目录结构,就知道这个肯定是很规范的工程. bin里面应该是需要的脚本. doc里面是相关文档 sim=simulation.里面应该是相关的仿真的波形或者testbench放的地方 syn=synthesize(综合),应该是经过向相应工具综合后的门级网表 src里面应该是存放相应源代码的地方 看看src里面的东西,有没有一个打开工程的目录.还得注意下,你用的是什么软件去编译verilog.如果用的不一样,就直接把各个文件添加进去,还有testbench. (以上是我根据自己经验看的,如果不对还忘见谅,可以把更详细的东西贴出来,我们一起看看,谢谢)

甘南藏族自治州19634944756： 如何用verilog实现这样一个信号 - ？
柘郎如双： ‍reg new_data0 ; reg new_data1 ; always@(posedge clk) begin new_data0 <=data; new_data1 <=new_data0 ; end解决方法如下:

甘南藏族自治州19634944756： 如何用verilog表示两个4x4矩阵的乘法运算?及单个矩阵的求逆,求verilog代码 - ？
柘郎如双： input[63:0] A0, //A0表示A矩阵的第一行 其中A0[63:48] A0 [47:32] A0[31:16] A0 [15:0]分别表示第一行中的四个元素(每个元素16位表示),下同 input[63:0] A1, input[63:0] A2, input[63:0] A3,input[63:0] B0, input[63:0] B1, input[63:0] B2, input[63:...

甘南藏族自治州19634944756： 怎么用verilog 设计一个ram 存放一副128*128的图像?? 最好给出源代码 - ？
柘郎如双： 确定你要使用的RAM MODEL,根据定义的好的接口时序写入即可, 如果用FPGA,直接用软件生成对应的RAM,深度和宽度根据你要存放的数据量确定 否则直接用REG搭建亦可

甘南藏族自治州19634944756： 如何用verilog编写一个占空比不一样的时钟信号 - ？
柘郎如双： 其实最直接的方式就是用计数器来控制0与1的比例 可以给你举例 比如:你的占空比是1:2 那么 always@(posedge clk or negedeg rstn) if(~rstn) cnt<=0; else if(cnt==2) else cnt<=cnt+1; always@(posedege clk or negedge rstn) if(!rstn) clk_out<=0; ...

甘南藏族自治州19634944756： 用Verilog HDL语言设计一个9分频器 - ？
柘郎如双： N倍奇数分频器(Verilog) 修改参数N和cnt_p,cnt_n的位宽,可以实现奇数N的分频.module N_odd_divider ( input i_clk, input rst_n, output o_clk );parameter N = 9;parameter M = N>>1;// bit_of_N: N_odd的二进制位宽 reg [3:0] cnt_p; //上升...