如何实现CPLD计数功能的调试？？
一、实验目的
1. 熟悉CPLD的开发软件的基本使用。
2. 掌握CPLD逻辑电路设计方法。
3. 会用逻辑分析仪进行数字电路的测试分析。
二、实验任务和内容
1. 在CPLD中设计一个多位计数器电路，设计要求为：
（1）6位十进制加法/减法计数器，运行过程中可改变加法或减法；
（2）输入计数信号频率最高1MHz，信号电平为0～5V的脉冲信号。
（3）6位数码管动态扫描显示，显示亮度均匀，不闪烁。
（4）有手动清零按键。
2．对设计的电路进行软件仿真
3．计数器电路的CPLD下载、实验调试。
4．使用虚拟逻辑分析仪进行调试和测试
三、实验器材
1. 1.SJ-8002B电子测量实验箱 1台
2．计算机(具有运行windows2000和图形化控件的能力 1台
3．函数发生器 1台
4. SJ-7002 CPLD实验板 1块
5 . 短接线若干
四、实验原理
4.1 CPLD介绍
可编程逻辑器(PLD)是70年代发展起来的一种划时代的新型逻辑器件，一般来说，PLD器件是由用户配置以完成某种逻辑功能的电路。80年代末，美国ALTERA和XILINX公司采用E2CMOS工艺，分别推出大规模和超大规模的复杂可编程逻辑器件(CPLD)和现场可编程逻辑门阵列器件(FPGA)，这种芯片在达到高度集成度的同时，所具有的应用灵活性和多组态功能是以往的LSI/VLSI电路无法比拟的。到90年代，CPLD/FPGA发展更为迅速，不仅具有电擦除特性，而且出现了边缘扫描及在线编程等高级特性。另外，外围I/O模块扩大了在系统中的应用范围和扩展性。较常用的有XILIN X公司的EPLD和ALTERA及LATTICE公司的CPLD。
CPLD/FPGA的设计开发采用功能强大的EDA工具，通过符合国际标准的硬件描述语言(如VHDL或VERILOG-HDL)来进行电子系统设计和产品开发，开发工具的通用性，设计语言的标准化以及设计过程几乎与所用的CPLD/FPGA器件的硬件结构没有关系，所以设计成功的逻辑功能软件有很好的兼容性和可移植性，开发周期短；易学易用，开发便捷。
尽管CPLD、FPGA以及其它类型的PLD器件的结构各有其特点和长处，但是概括起来它们都是由三大部分组成的：（1）一个二维的逻辑块阵列，构成器件的逻辑组成核心；（2）输入/输出块（3）连接逻辑块的互联资源，连线资源由各种长度的线段组成，也包括用于连接逻辑块之间，逻辑块与输入输出部分的可编程连接开关。
本CPLD实验电路板选用ALTERA公司的EPM7128SLC84器件，EPM7128SLC84的特点为：84引脚Pin，内部有128个宏单元、2500个等效逻辑门、15ns的速度、PLCC84封装形式。除电源引脚、地线引脚、全局控制引脚和JTAG引脚外，共提供了64个可用I/O脚，这些引脚可以任意配置为输入、输出和双向方式。
计数器呀??
非必要,一般不建议用CPLD做计数器,极消耗资源,
如果非用不可,也建议是用2的N次方次的计数器
600进制,你要做多少位呀?
估1个位就能消耗30个宏左右了.这是个浪费行为
1. 熟悉CPLD的开发软件的基本使用。
2. 掌握CPLD逻辑电路设计方法。
3. 会用逻辑分析仪进行数字电路的测试分析。
二、实验任务和内容
1. 在CPLD中设计一个多位计数器电路，设计要求为：
（1）6位十进制加法/减法计数器，运行过程中可改变加法或减法；
（2）输入计数信号频率最高1MHz，信号电平为0～5V的脉冲信号。
（3）6位数码管动态扫描显示，显示亮度均匀，不闪烁。
（4）有手动清零按键。
2．对设计的电路进行软件仿真
3．计数器电路的CPLD下载、实验调试。
4．使用虚拟逻辑分析仪进行调试和测试
三、实验器材
1. 1.SJ-8002B电子测量实验箱 1台
2．计算机(具有运行windows2000和图形化控件的能力 1台
3．函数发生器 1台
4. SJ-7002 CPLD实验板 1块
5 . 短接线若干
四、实验原理
4.1 CPLD介绍
可编程逻辑器(PLD)是70年代发展起来的一种划时代的新型逻辑器件，一般来说，PLD器件是由用户配置以完成某种逻辑功能的电路。80年代末，美国ALTERA和XILINX公司采用E2CMOS工艺，分别推出大规模和超大规模的复杂可编程逻辑器件(CPLD)和现场可编程逻辑门阵列器件(FPGA)，这种芯片在达到高度集成度的同时，所具有的应用灵活性和多组态功能是以往的LSI/VLSI电路无法比拟的。到90年代，CPLD/FPGA发展更为迅速，不仅具有电擦除特性，而且出现了边缘扫描及在线编程等高级特性。另外，外围I/O模块扩大了在系统中的应用范围和扩展性。较常用的有XILIN X公司的EPLD和ALTERA及LATTICE公司的CPLD。
CPLD/FPGA的设计开发采用功能强大的EDA工具，通过符合国际标准的硬件描述语言(如VHDL或VERILOG-HDL)来进行电子系统设计和产品开发，开发工具的通用性，设计语言的标准化以及设计过程几乎与所用的CPLD/FPGA器件的硬件结构没有关系，所以设计成功的逻辑功能软件有很好的兼容性和可移植性，开发周期短；易学易用，开发便捷。
尽管CPLD、FPGA以及其它类型的PLD器件的结构各有其特点和长处，但是概括起来它们都是由三大部分组成的：（1）一个二维的逻辑块阵列，构成器件的逻辑组成核心；（2）输入/输出块（3）连接逻辑块的互联资源，连线资源由各种长度的线段组成，也包括用于连接逻辑块之间，逻辑块与输入输出部分的可编程连接开关。
本CPLD实验电路板选用ALTERA公司的EPM7128SLC84器件，EPM7128SLC84的特点为：84引脚Pin，内部有128个宏单元、2500个等效逻辑门、15ns的速度、PLCC84封装形式。除电源引脚、地线引脚、全局控制引脚和JTAG引脚外，共提供了64个可用I/O脚，这些引脚可以任意配置为输入、输出和双向方式。
图1 CPLD芯片EPM7128SLC84外形图
4.2 CPLD（FPGA）器件的设计和验证步骤
一般可分为设计输入、编译、功能仿真和时延仿真、器件下载（编程）、硬件电路三个设计步骤以及相应的功能仿真、时序仿真和器件测试三个设计验证过程。
（1）．设计输入：设计输入有多种方式，目前最常用的有电路图和硬件描述语言两种，对于简单的设计，可采用原理图的方式设计，对于复杂的设计可使用原理图或硬件描述语言（Verilog、AHDL、VHDL语言），或者两者混用，采用层次化设计方法，分模块层次地进行描述。原理图设计方法主要是按照数字系统的功能采用具体的逻辑器件组合来实现的，把这些由具体器件实现逻辑功能的电路图输入到软件当中。这种设计方法比较直观。硬件描述语言设计方法主要把数字系统的逻辑功能用硬件语言来描述
（2）编译：编译前先选择器件的系列、型号，分配输入/输出管脚进行管脚，然后开始编译编译是指从设计输入文件到熔丝图文件（CPLD）或位流文件（FPGA）的编译过程。在该过程中，编译软件自动地对设计文件进行综合、优化，并针对所选中的器件进行映射、布局、布线、产生相应的熔丝图或位流数据文件。
（3）仿真：分为功能仿真（Functional)和时延(Timing)仿真：编译成功的设计并不一定完全正确，可通过仿真来验证电路是否达到设计要求，基本思路是首先用波形编辑器编辑仿真文件，给输入加载不同的激励信号，然后运行仿真器，产生对应的输出，根据输入和输出的关系，以此判别设计的正确性。
（4）器件编程：器件编程就是将熔丝图文件或位流数据文件下载到相应的CPLD或FPGA器件中。
（5）系统硬件电路测试
图2 CPLD设计流程
4.3 设计软件的使用
对CPLD的设计可使用ALTERA公司的MAX－PLUSⅡ或Quartus Ⅱ,设计的主要步骤为：
（1）创建或打开一个工程。
（2）原理图输入方式：新建一个图形文件，输入符号（代表子模块或元件、输入输出引脚），连线，存盘。如图4所示为采用两片74190级联的两位十进制计数器电路，文件名为Z74190.gdf。
（3）文本输入方式：新建一个文本文件，输入HDL语言编写的电路，存盘。
（4）选择芯片为CPLD实验电路板选用的EPM7128SLC84器件，分配引脚。
（5）波形仿真，首先新建空白的波形文件，导入本设计电路的输入输出节点，给输入节点按照需要指定时钟信号和高低电平，开始仿真，得到结果，再分析结果。如图5为Z74190.gdf的仿真文件波形。
（6）CPLD程序的下载：我们采用的是并口下载电缆ByteBlaster，它可以对MAX7000S系列进行在线编程。该下载电缆具有以下几个部分：与PC机并行口相连的25针插座头、与PCB板插座相连的10针插头。其示意图如3所示。
图 3 并行电缆下载示意图
设计举例：图 4和图 5分别是用原理图方式设计的2位十进制计数器的原理图和软件仿真波形图。
图4两位十进制计数器电路图 图11－5 两位十进制计数器电路仿真波形图
4.4 CPLD实验电路板原理和虚拟逻辑分析仪使用
实验电路板的组成和虚拟逻辑分析仪的使用在本实验指导书的“实验四 逻辑分析仪的原理和应用”中已作了说明，请读者参考。图6 为CPLD板的详细电路图。CPLD与62芯插座定义表见表1和CPLD可供用户自定义的引脚见表2。
使用CPLD板的1.000MHz的晶振时钟，需放置CPLD板上S1短路块位置在右面。
表1 CPLD和62芯插座连线引脚定义
引脚名称 CPLD
芯片引脚
62芯插座引脚
说明
引脚名称
CPLD对应脚
62芯插座引脚
说明
DO0
P40
16
连接逻辑分析仪的24个输入通道
DO24
P63
28
系统保留
DO1
P36
48
DO25
P76
60
DO2
P41
17
DO26
P64
29
DO3
P44
49
DO27
P75
61
DO4
P45
18
DO28
P68
30
DO5
P46
50
VCC
P3,P13,
P26,P3
P43,P5,
P66,P78
31,62
+5V电源
DO6
P48
19
DO7
P49
51
DO8
P50
20
DO9
P51
52
GND
P1,P7,
P19,P32,
P42,P47,
P59,P72,
P82,P84
13,44
电源地
DO10
P55
21
DO11
P52
53
DO12
P54
22
DO13
P65
54
DO14
P57
23
CPLD时钟源
sourceCLK
P83
45
由S1短路
选择接
CPLD-CLK1
DO15
P67
55
DO16
P56
24
DO17
P69
56
DO18
P58
25
outsideclk
P39
15
选择接(P83)
DO19
P70
57
allCLR
P35
47
系统总清零
DO20
P61
26
outside_tri
P37
14
外部触发
DO21
P73
58
DO22
P60
27
DO23
P74
59
表2 用户可用的CPLD自定义I/O引脚
P4 P5
P6
P8
P9
P10
P11
P15
P16
P17
P18
P20
P21
P22
P24
P25
P27
P28
P29
P30
P31
P77
P79
P80
P81
图6 CPLD实验板电路原理图
五、设计指导：
设计和调试的过程是：①任务分析，层次分解，得到顶层设计框图，大致确定每个子模快（子电路）的功能、输入和输出；②子模快电路设计和软件仿真；③完成顶层电路设计，顶层仿真；④分配引脚，下载，连线和调试。
软件仿真注意尽量给定符合实际电路工作的输入电平、时钟，仿真最小间隔不小于20ns，仿真时间长短适中。
5.1 设计任务分析
根据设计任务，可分为两大部分：多位计数器电路和计数结果动态显示电路。根据CPLD电路的层次化设计功能，设计出如图7所示的顶层设计框图。
6位十进制的计数器对输入的脉冲计数，有加减计数控制和清零计数值控制，输出6位十进制计数值，每位都用4位BCD码表示，共有24根线。
根据动态扫描显示的需要，必须设计一个6位BCD选1的多路数据选择器，输出的一位BCD码（4根线）送给BCD－七段译码器译成段信号，从CPLD输出给数码管的7段。同时多路数据选择器的控制选通信号需要3根，必须与6位数码管的位选信号同步。
位选信号来自电路板的时钟（1MHz）分频，在用译码器译码（每次只能选中一个数码管）。要保证多位显示均匀和不闪烁，请计算和设计分频的频
电路的设计均有原理图设计和HDL语言文本设计两种方法，根据电路的特点和各人的情况，自己选用。
对每个子模快进行软件仿真，先创建波形文件，设定时间间隔和解释时间，编辑输入波形，运行仿真，分析结果是否正确。若不正确，则修改设计，重新编译后，再仿真，直到正确为止。
（1）6位十进制的计数器子模块设计：
没有现成电路可用，所以必须自己设计。
为什么不选用二进制计数器？（从显示要求、二进制转换为BCD电路的难易等考虑）
设计方法一：选用6个1位的可逆带清零十进制计数器级联得到。注意进位/借位信号的时序。
设计方法二：使用HDL语言编程，注意同时满足十进制、加、减的进位和借位。
（2）6位BCD选1的多路数据选择器设计：
没有现成电路可用，所以必须自己设计。
可选用多个数据选择器来组合。要求控制选通信号需要3根，按000－001－010－011－100－101变化，只有6个状态。
（3）BCD－七段译码器设计：
有现成电路选用，注意共阴和共阳数码管的区别。
位选信号产生
①位选译码：每次选中一个，可选用什么译码器？注意位选电平是高电平有效还是低电平有效。
②位选控制：要求为6个状态，设计电路可采用状态机的方法，但仔细分析6个状态之间的关系后，可得出符合_________的计数器。
设计方法：语言和图形均可。
分频电路：位选信号来自电路板的时钟（1MHz）分频，要保证多位显示均匀和不闪烁，先计算分频电路要求的输出频率，在设计分频电路。可使用计数器分频。
5.3分配引脚和编译、下载
引脚分配要满足CPLD电路板上已有的连线情况，把主要的输入信号和重要的中间结果同时分配给逻辑分析仪的输入通道A0~A23，可以利用逻辑分析仪进行测试，观察到电路实际的内部工作时序。每次分配引脚后，需重新编译后，再下载。
六、调试和测试结果
6.1实验硬件连接
根据各人设计的计数器电路和分配的引脚连线，计数器输入控制信号连接开关和按键，计数脉冲信号连接到函数发生器的TTL(CMOS)输出端。计数器的输出位选分别连接6个数码管的为选端L1～L6注意，左边的数码管为低位，7段信号分别连接。
6.2调试和测试
按照以下顺序对计数器电路进行测试，如不正确，请按下面步骤检查：连线——引脚分配——CPLD电路设计。改正错误，再测试，若是CPLD电路错误，需重新编译和重新下载。
①检查动态扫描电路
数码管7段信号全部直接接地，位选分别连接CPLD输出位信号，这时，6个数码管应该稳定显示“888888”。
②检查加法计数器是否正确
连接数码管7段信号到CPLD指定输出引脚，位选分别连接CPLD输出位信号，选计数器输入连接函数发生器的TTL电平信号输出端，设置函数发生器为方波，频率为1～2Hz，加/减控制信号输入“加”有效，观察数码管的显示，应是加1计数，更新频率即为输入信号频率。提高输入信号频率，使计数更新快，检查计数器进位和高位计数是否正确。
③检查减法计数器是否正确
加/减控制信号输入“减”有效，测试方法同上。
④检查“清零”控制是否正确。
数控系统中基于复杂可编程逻辑器件(Complex Programable Logic Device,CPLD)的正交计数器的实现.实验所用的CPLD器件为Altera公司开发的EPM7128SLC84-15,采用MAX+plusⅡ编程环境,通过原理图输入法对其进行开发,精确实现了四倍频鉴向及30位的计数功能,大大减少数控系统内分立元件的使用,同时增强系统的抗干扰能力,降低了开发成本,具有一定的实用价值.
（1）．设计输入：设计输入有多种方式，目前最常用的有电路图和硬件描述语言两种，对于简单的设计，可采用原理图的方式设计，对于复杂的设计可使用原理图或硬件描述语言（Verilog、AHDL、VHDL语言），或者两者混用，采用层次化设计方法，分模块层次地进行描述。原理图设计方法主要是按照数字系统的功能采用具体的逻辑器件组合来实现的，把这些由具体器件实现逻辑功能的电路图输入到软件当中。这种设计方法比较直观。硬件描述语言设计方法主要把数字系统的逻辑功能用硬件语言来描述
（2）编译：编译前先选择器件的系列、型号，分配输入/输出管脚进行管脚，然后开始编译编译是指从设计输入文件到熔丝图文件（cpld）或位流文件（fpga）的编译过程。在该过程中，编译软件自动地对设计文件进行综合、优化，并针对所选中的器件进行映射、布局、布线、产生相应的熔丝图或位流数据文件。
（3）仿真：分为功能仿真（Functional)和时延(Timing)仿真：编译成功的设计并不一定完全正确，可通过仿真来验证电路是否达到设计要求，基本思路是首先用波形编辑器编辑仿真文件，给输入加载不同的激励信号，然后运行仿真器，产生对应的输出，根据输入和输出的关系，以此判别设计的正确性。
（4）器件编程：器件编程就是将熔丝图文件或位流数据文件下载到相应的cpld或fpga器件中。
（5）系统硬件电路测试
简单的科技小制作
1、自制热气球 1.首先我们用软纸裁出6～8个叶状的纸片。2.将它们对折并用胶水将它们的边粘在一起作成一个气球。3.用胶带将四根连线粘到气球底部。用橡皮泥将线的另外一端固定在桌子上。4.尽量将电吹风的速度调的很慢。将吹风口向上对准底部的开口并且打开开关。气球会慢慢变大拉紧细线并且离开...
用CPLD设计的频率计有什么好处
用CPLD设计频率计避免了用电路图设计时所引起的毛刺现象，体积更小，性能更可靠。用CPLD设计频率计使复杂的数字电子系统设计变为芯片级设计，很方便对设计进行在线修改，利用CPLD芯片进行测频计数实现了简易数字频率计的设计。频率计又称为频率计数器，是一种专门对被测信号频率进行测量的电子测量仪器。频率...
用ispLS11032设计1个1位十进制计数(8421码表示)的加法器。
【答案】：由于ispLS11032属于CPLD器件，因此，在开发时，对器件编程可采用ISP技术，而不需要专门的编程器。这是与GAL器件开发不同的地方，其他3个步骤都基本相同，下面给出ABEL语言设计加法器的源程序。MODULE adder A3..A0，B3..B0 pin；SUM4..SUM0 pin istype 'com'；A=[A3..A0]；B=[B3....
如何用CPLD设计一个光电开关?
因为电路比较复杂，采用美国Lattice半导体公司推出的ispEXPXRT软件对CPLD器件进行硬件编程，如图3所示电路图是基于CPLD设计的。或门C1产生的信号作为D锁存器Q1的置位端只许X产生的正脉冲通过，而D锁存器Q2因为C1作用时Y信号尚在低电平，信号被屏蔽，Q2输出低电平，门电路在加减计数器中作加法运算。当圆盘...
用CPLD设计的频率计有什么好处
CPLD器件的出现给现代电子设计带来了极大的方便和灵活性，使复杂的数字电子系统设计变为芯片级设计，同时还可以很方便地对设计进行在线修改。利用CPLD芯片进行测频计数，从而实现了简易数字频率计的设计。CPLD编程特点是：用CPLD实现数字频率计，无论底层还是顶层文件均用VHDL语言编写，避免了用电路图设计时所...
CPLD中计数器计数后是以什么形式存在寄存器中的
首先CPLD在你进行编程前，根本不存在你说的计数器之说，他要成为计数器，就必须由你写入程序，所以说，他是以什么形式存放的，在于你的程序要求和代码。
VHDL语言对于CPLD的编程
--原创 --cpld与电脑串行通信 --- library ieee; --本程序在把N设为信号时，接收的第一个信号不对，有待研究 --经研究有if就必须有else与之配对，否则会产生错误 --后来在将N设为变量时，经修改在38行加上了else,经验证正确 use ieee.std_logic_1164.all;use ieee.std_logic_unsigned....
基于QuartusII的FPGA\/CPLD设计与实践图书目录
时序电路是数字系统设计的核心部分，第4章将带领你探索时序电路的设计，包括触发器和计数器的设计，以及时序逻辑的理解和应用。这些内容对于理解和控制FPGA\/CPLD的行为至关重要。真正将理论与实践结合的章节是第5章，这里详细阐述了FPGA\/CPLD的设计与应用，包括设计流程、工具使用以及实际项目的案例分析，让...
什么是pld以及pld的发展演变
供应商就开始了竞赛，将密度推向前所未有的水平。同时，他们也发现这一市场前景广阔。目前，Altera公司开始采用0.18mm制造工艺，使其EP20K1500E器件达到具有240万门的性能标准。Xilinx公司也不甘示弱，最近宣布为其Virtex-E系列产品增加300万门的XCV3200E器件。由于CPLD在计数器、编译码、数据变换、总线控制...
verilog 串口通信问题!紧急,救命! 谢谢! 我就是想用CPLD实现串口...
是0x104，对应的波特率是9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间划分为8个时隙以使通 信同步.程序的基本工作过程是，按动一个按键SW0，控制器向PC的串口发送“welcome"，PC机接收后显示验证数据是否正确（串口调试工具设成按ASCII码接受方式）.PC可随时向CPLD发送0-F的十六进制...
幸洁斯健： 一、实验目的 1. 熟悉CPLD的开发软件的基本使用. 2. 掌握CPLD逻辑电路设计方法. 3. 会用逻辑分析仪进行数字电路的测试分析. 二、实验任务和内容 1. 在CPLD中设计一个多位计数器电路,设计要求为: (1)6位十进制加法/减法计数器...
乡城县13489669233： 用CPLD实现一个600进制计数器,并用数码管显示计数器的值.设置一个复位按钮,按下后计数器清0,在时钟脉 - ？
幸洁斯健： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned; entity count_600 is port(clk,reset:in std_logic; result:out integer range 0 to 599); end entity; architecture art of count_600 is begin process(clk,reset) variable cnt:integer range 0 ...
乡城县13489669233： CPLD是什么?如何实现其编程? - ？
幸洁斯健： CPLD(Complex Programmable Logic Device)是Complex PLD的简称,一种较PLD为复杂的逻辑元件.CPLD是一种用户根据各自需要而自行构造逻辑功能的数字集成电路.其基本设计方法是借助集成开发软件平台,用原理图、硬件描述语言等...
乡城县13489669233： 怎样用CPLD编程一分钟计数器？
幸洁斯健： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CLOCK IS PORT ( CLK1 : IN STD_LOGIC; --1Hz RET : IN STD_LOGIC; --复位DOUT : OUT STD_LOGIC_VECTOR(5 DOWNTO 0));END ...
乡城县13489669233： CPLD中如何用verilog写四进制计数器 - ？
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乡城县13489669233： cpld怎么设计交通灯? 红灯45 s 黄灯5s 绿灯 40 s 要求在2个七段LED数码显示器上显示 有6个灯 只用程序能 - ？
幸洁斯健： 你说的“程序”是指CPLD设计语言吗?用HDL是可以写出来的,CPLD的所有设计都可以用HDL来描述.另外你的CPLD还需要时钟信号的输入作计数用.不过你要做产品的话,外围肯定还是有驱动电路的,这当然要画电路图.
乡城县13489669233： 请问CPLD,CPLD是什么意思 - ？
幸洁斯健： (1)可编程I/O 允许用户对这些引脚编程,作为输入或输出.(2)寄存器输出和反馈 可用于实现计数器和移位寄存器等.(3)异或门输出结构,可用于一般用户多功能计数,能十分有效地建立大的计数器.AMD公司最先生产带有宏单元的可编程逻辑...
乡城县13489669233： VHDL语言如何调用cpld内部时钟？
幸洁斯健： CPLD内部一般没有时钟,始终一般从专用IO输入; port中定义一个管脚,逻辑实现后,在Pin planner中将所定义引脚分配到硬件的时钟输入管脚即可.
乡城县13489669233： 单片机怎么实现计数器功能 - ？
幸洁斯健： 定时/计时器的TCON寄存器中的C/T取1可实现计数功能,且GATE=1时计数取决于外部中断引脚.
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