采用VHDL设计一原码到补码转换电路，输入数据为一个有符号4位二进制数

设计一个求补码的程序，输入数据是一个有符号的8位二进制数。VHDL~

仅仅是求反加一而已。

VHDL，用不到这样高档的东西吧？

用两片加法器芯片、两片异或门芯片，就够用了。

已知补码求源码 其实就是对补码求补
先取反 再加1求补码 说明你做的是负数的求补 所以第一位应该是符号位
vhdl代码如下
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY exp IS
PORT(clk : in std_logic;
a : in std_logic_vector (7 downto 0);
b : out std_logic_vector (7 downto 0));
END exp;
ARCHITECTURE one OF exp IS
BEGIN
PROCESS(clk)
VARIABLE temp : std_logic_vector (7 downto 0);
begin
if clk'event and clk = '1' then
temp := a XOR "01111111"; --异或求反
temp := conv_std_logic_vector(conv_integer(temp)+1,8); --temp转换成整数加1后再转换回来
b <= temp; --结果输出
end if;
end process;
end one;

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity convertor is
port(datain:in std_logic_vector(3 downto 0);
dataout:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)
);
end convertor;
architecture behav of convertor is
begin
process(datain)
begin
if datain(3)='0' then
dataout <= datain;
else
dataout(3) <= datain(3);
dataout(2 downto 0) <= NOT datain(2 downto 0) + '1';
end if;
end process;
end behav;

---

惠安县19755213005： 用Verilog编写一个将带符号二进制数的8位原码转换成8位补码的电路,并基于QuartusⅡ软件进行综合和仿真. - ？
翠融里尔： input [7:0] data_sign ; output [7:0] data_2s ; //negative //负号的2补 = ~绝对值 + 1 data_2s = (data_sing[7] == 1) ? (~{1'b0,data_sign[6:0]} + 8'b1} : data_sign ; 不确定是否有语法错误,请多多包含

惠安县19755213005： 设计一个求补码的程序,输入数据是一个有符号的8位二进制数.VHDL - ？
翠融里尔： 仅仅是求反加一而已.VHDL,用不到这样高档的东西吧?用两片加法器芯片、两片异或门芯片,就够用了.

惠安县19755213005： VHDL问题:设计一个电路满足下列功能: - ？
翠融里尔： library ieee; use ieee.std_logic_1164.all use ieee.std_logic_unsigned .all use ieee.std_logic_arith.all entity sb is port(A:in std_logic_vector(7 downto 0) z:out std_logic); end sb; architecture sbsb of sb is begin if (A(0)+A(1)+A(2)+A(3)+A(4)+A(5)+A(6)+A(7)>4) then z else z end if; end sbsb; 有时候我有点不太正经,抱歉呵呵 ,!

惠安县19755213005： 原码 反码 补码怎么转换 - ？
翠融里尔： 反码补码原码怎么转换,来看看方法吧. 1、首先原始代码的最高位是符号位,0表示正,1表示负,中间值表示数字的绝对值. 2、符号的反转,正数符号的反转与原符号相同,负数的补数是该符号的最低有效位数加上1. 3、补数,正数的补数与原代码相同,负数的补数在其倒数第一的基础上加1.零分为+0和-0. 进行不同符号的加法或同一符号的减法时,不能直接进行加法或减法,不能直接给出正负的结果. 4、必须先取绝对值,然后再加上减法. 符号比特由较大的绝对值决定,因此出现了转码. 反码是对原始代码的改进.补码在针对加减运算和正负零的问题上都解决了,平时用的最多的也就是补码.

惠安县19755213005： 如何利用VHDL设计5位BCD/二进制码变换电路 - ？
翠融里尔： 根据余3码的定义可知,余3码是由8421码加3后形成的代码.所以,用4位二进制并行加法器实现8421码到余3码的转换,只需从4位二进制并行加法器的输入端A4、A3、A2和A1输入8421码,而从输入端B4、B3、B2和B1输入二进制数0011,进位输入端C0接上“0”,便可从输出端F4、F3、F2和F1得到与输入8421码对应的余3码.

惠安县19755213005： 使用VHDL的CASE语句,设计七段译码器程序, - ？
翠融里尔： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CL IS PORT ( Q : IN STD_LOGIC_VECTOR(3 DOWNTO 0); ----输入4位BCD码DOUT : OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); --7段码...

惠安县19755213005： 用VHDL设计一个代码转换逻辑电路.把7位数的ASCII码转换成七段字符显示代码.能显示数字0至9 - ？
翠融里尔： 直接 with ... select ...语句把输入输出情况全部列出来 综合后 用网表查看器看RTL电路应该可行

惠安县19755213005： 设计一个时序逻辑电路4位同步(异步)计数器,选择其中一个用VHDL完成设计 - ？
翠融里尔： 1.编辑输入VHDL程序并设为当前工程文件 设:clr为系统时钟,clr为异步清零控制端,load为同步置数控制端,date为同步置数数据输入端口,count为计数器输出端口 实体名为:add4b.VHD2.编译设计文件并予仿真验证 VHDL程序:LIBRARY ...

惠安县19755213005： 原码与补码的转换[ - 3]反=[10000011]反=11111100 原码 反码负数的补码是将其原码除符号位之外的各位求反之后在末位再加1.[ - 3]补=[10000011]补=... - ？
翠融里尔：[答案] 两个说法都没有错,我们举个例子来看看就明白了: 1、10001的补码是取反后在再加1,也就是11110+1=11111; 2、如果是11111变回原码呢?我们可以采取逆过程先减1,11111-1=11110,再取反变为10001; 3、如果要是在补码变原码时先去反再加...

惠安县19755213005： VHDL实现AD转换的设计 - ？
翠融里尔： #include ＂reg52.H＂ #include ＂string.h＂ #include ＂intrins.h＂ #define uint unsigned int #define uchar unsigned char //模拟量测量::ADC0809 #define ADC P0 sbit ALE = P2^7; sbit ENABLE = P2^5; sbit START = P2^4; sbit EOC = P3^7; ...