如何用VHDL设计七段数码显示器的十六进制译码器，要求该译码器有三态输出
一 bcd加法器。 两位BCD数加法器其事用8位的二进制数加法器就可以了，以下是我最近几天才学的 ， 呵呵， 我是EDA的 菜鸟呢
library IEEE;
use IEEE.std_logic_1164.all;
use ieee.numeric_std.all;
entity bcdadder is
port (a : in std_logic_vector(7 downto 0);
b : in std_logic_vector(7 downto 0);
cin : in std_logic;
sum : out std_logic_vector(7 downto 0);
cout : out std_logic);
end bcdadder;
architecture badder of bcdadder is
signal result : unsigned (8 downto 0);
signal carry : unsigned (8 downto 0);
constant zeros: unsigned (7 downto 0) := (others=>'0');
begin
carry <=(zeros & cin );
result <=('0' & unsigned(a) )+ ('0' & unsigned(b))+carry;
sum <= std_logic_vector(result(7 downto 0));
cout <= result (8);
end architecture badder;
编译通过，我还没仿真测试呢
后两个晚点写给你，太晚了，虽然明天是周日
下面是74LS49的VHDL描述，74LS49就是一个驱动共阴极数码管的译码器：
LIBRARY IEEE；
USE IEEE.Std_logic_1164.ALL；
ENTITY ls49 IS
PORT(bl_n：IN Std_logic；
bi：IN Std_logic_vector(3 DOWNTO 0)；
a，b，c，d，e，f，g：OUT Std_logic)；
END ls49；
ARCHITECTURE behave_49 OF ls49 IS
SIGNAL s:Std_logic_vector(6 DOWNTO 0)；
BEGIN
PROCESS（bi，bl_n）
BEGIN
IF bl_n = ′0′ THEN
s ′0′)；
ELSE
CASE bi IS
WHEN ″0000″ => s <= B″011_1111″；
WHEN ″0001″ => s <= B″000_0110″；
WHEN ″0010″ => s <= B″101_1011″；
WHEN ″0011″ => s <= B″100_1111″；
WHEN ″0100″ => s <= B″110_0110″；
WHEN ″0101″ => s <= B″110_1101″；
WHEN ″0110″ => s <= B″111_1101″；
WHEN ″0111″ => s <= B″010_0111″；
WHEN ″1000″ => s <= B″111_1111″；
WHEN ″1001″ => s <= B″110_1111″；
WHEN ″1010″ => s <= B″101_1000″；
WHEN ″1011″ => s <= B″100_1100″；
WHEN ″1100″ => s <= B″110_0010″；
WHEN ″1101″ => s <= B″111_1001″；
WHEN ″1110″ => s <= B″111_1000″；
WHEN ″1111″ => s <= B″000_0000″； -- 熄灭
WHENOTHERS=> s ′0′)； -- 熄灭
END CASE；
END IF；
END PROCESS；
a <= s(0)；
b <= s(1)；
c <= s(2)；
d <= s(3)；
e <= s(4)；
f <= s(5)；
g <= s(6)；
END behave_49；
library ieee;
use ieee.std_logic_1164.all;
entity smg_16 is
port( a:in std_logic_vector(3 downto 0);
q:out std_logic_vector(6 downto 0)
);
end smg_16;
architecture bhv of smg_16 is
begin
process(a)
begin
case a is
when "0000"=> q<="0111111";
when "0001"=> q<="0000110";
when "0010"=> q<="1011011";
when "0011"=> q<="1001111";
when "0100"=> q<="1100110";
when "0101"=> q<="1101101";
when "0110"=> q<="1111101";
when "0111"=> q<="0100111";
when "1000"=> q<="1111111";
when "1001"=> q<="1101111";
when "1010"=> q<="1110111";
when "1011"=> q<="1111100";
when "1100"=> q<="0111001";
when "1101"=> q<="1011110";
when "1110"=> q<="1111001";
when others=> q<="1110001";
end case;
end process;
end bhv;
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朝功替硝： 用case语句就可以,当然也可以由with select,when...等语句.输出和数码管的接法有关,下面这个是我用case语句写的,是共阴的接法,共阳的话把q按位取反就是.我综合通过了. library ieee; use ieee.std_logic_1164.all;entity smg_16 ...
巢湖市17625753698： 用VHDL语言编 七段数码管显示译码器(用并行语句) - ？
朝功替硝： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity ymq is port( num:in std_logic_vector(3 downto 0); dout:out std_logic_vector(6 downto 0)); end ymq; architecture a1 of ymq is begin with num ...
巢湖市17625753698： VHDL编程控制七段数码管 - ？
朝功替硝： 可行.用扫描显示的方法主要是考虑到功耗的问题.同一个时刻一个管子工作,只要扫描频率合适就可以正常显示.当然这种方式显示的亮度比将信号直接连接数码管显示显得暗一些.
巢湖市17625753698： 使用VHDL的CASE语句,设计七段译码器程序, - ？
朝功替硝： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CL IS PORT ( Q : IN STD_LOGIC_VECTOR(3 DOWNTO 0); ----输入4位BCD码DOUT : OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); --7段码...
巢湖市17625753698： 用VHDL设计两位的7段数码管显示两位计数器(低位十进制,高位四进制) - ？
朝功替硝： 这个可以. 之后再做一个最顶层的ENTITY, 把 add 和 seg_7 当 component 接起来.
巢湖市17625753698： 用VHDL语言设计7段数码管动态显示08210511这8个数 - ？
朝功替硝： 第一部分library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.std_logic_unsigned.all;entity dis_08210511 is port( clk:in std_logic; rst:in std_logic; dis:out std_logic_vector(6 downto 0) ); end dis_08210511;architecture Behavioral of dis_...
巢湖市17625753698： 用VHDL语言设计一个共阴极七段数码管的译码电路,急求大神解答,高分求助!!!不要粘贴复制的 - ？
朝功替硝： 74LS49是一个7段译码器,其VHDL描述如下:LIBRARYIEEE; USE IEEE.Std_logic_1164.ALL; ENTITYls49 IS PORT(bl: IN Std_logic; bi: IN Std_logic_vector(3 DOWNTO 0); a,b,c,d,e,f,g: OUT Std_logic); ENDls49; ARCHITECTURE behavl_49 OF ...
巢湖市17625753698： 用VHDL语言编写一个计数器,计数范围为0 - 99,并用七段数码管显示 - ？
朝功替硝： 用两个计数器实现,一个计数器作为个位计数,另一个为十位计数,两个计数器联合从0-99计数,这个应该没什么问题吧.然后,对于每一个计数器,分别用case语句对应0-9共十个分支,每个分支的部分点亮数码管的不同数字,这个需要参照数码管的FPGA管脚连接情况而定.代码我就不写了.
巢湖市17625753698： 如何用vhdl程序来控制9个7段的数码管 - ？
朝功替硝： EMP240里不是有好多端口的,端口可以自己定义是用来干什么的.你可以定义一个输入向量,向量的长度是7,用于存放待显示的字符,这七个引脚分别接到数码管的A~G上面.再定义一个长度为9的向量.这个是用来位选的(即选着哪一个数码管点亮,因为数码管显示都是采用动态扫面的方法实现的).在显示的时候比如说先点亮最右边的一位(数码管为共阴的)“1 1111 1110 ”,就选中最右边那一位,然后送段码.延时一段时间后,将位选的向量左移一位.选中第二个数码管.你要让左移后最右边补1才行.
巢湖市17625753698： 怎么用vhdl语言编写EPM1270T144C5上的七段数码管 - ？
朝功替硝： process(d) is begin case d is when＂0000＂=>q<=＂0111111＂; --显示0 when＂0001＂=>q<=＂0000110＂; --显示1 when＂0010＂=>q<=＂1011011＂; --显示2 when＂0011＂=>q<=＂1001111＂; --显示3 when＂0100＂=>q<=＂1100110...
