verilog中monitor怎么理解
作者&投稿：敛性 （若有异议请与网页底部的电邮联系）
% 用在算数运算中是取模操作符a % b 按照a 和 b中的长度长的补齐。两个参数都为有符号数结果为有符号数，否则为无符号数。用在$display语句里面是转意操作符%b %B 二进制%o %O 八进制 %d %D 十进制 %h %H 十六进制 %e %E %f %F %g %G 实数 %c %C 字符 %s %S 字符串 %v %V 二进制和强度%t %T 时间 %m %M 层次实例
& | ^的操作对象只有一个时为缩减运算
比如：
reg [3:0] A;reg B;B = &A;等效于：
B = A[0] & A[1] & A[2] & A[3];
：
$monitor($time,,"要显示的东西",对应的变量),如$monitor($time,,"r = %b,p = %d",r,p),那么在modelsim的控制台上就会显示出引号中 的东西,$display用法类似,$monitor(r = %b,p = %d",r,p),
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na nen sa lang eri ta xi mo ta jia na 이토록 아프게 해도 날 슬프게 해도 即使让我疼痛，让我伤心 yi to lo a pu gai hai du na ri siri pu gai hai du 너 &#...
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까봐 害怕你再回来 害怕你回到我身边 nao ta xi to la wori ga ba nai gai lo wori ga ba 나는 사랑을 다시 못하잖아 所以我无法再爱别人 na nen sa lang eri ta xi mo ta j ...
闳甘硫酸： 这是仿真命令,监控你需要的变量: $monitor($time,,＂要显示的东西＂,对应的变量),如$monitor($time,,＂r = %b,p = %d＂,r,p),那么在modelsim的控制台上就会显示出引号中 的东西,$display用法类似,$monitor(r = %b,p = %d＂,r,p),
荥阳市17166359079： 为什么在多模块调试的情况下$monitor需要配合$monitoron和$monitoroff来工作 - ？
闳甘硫酸： 1.系统任务 $monitor格式:$monitor(p1,p2,….pn);$monit0r;$monitoron;$monitoroff;任务$monitor提供了监视和输出参数列表中的表达式或变量的功能.其参数列表中输出控制格式字符串和输出列表的规则和$display中一样.当启动一个带有一...
荥阳市17166359079： 有关verilogHDL和quartusII的测试模块问题 - ？
闳甘硫酸： 显示结果在你用的软件的 仿真窗口里 比如用modelsim 就会在 vsim的 窗口上显示 那些信息
荥阳市17166359079： 本人刚接触Verilog,对于模块调用不是很了解,现将程序代码供上,希望路过的高人指点!谢谢! - ？
闳甘硫酸： 把a,b定义成wire型才能作为调用模块的接口.如果你偏要把a,b定义成reg型那么需要这样写:reg a,b; wire a_temp,b_temp; assign a_temp = a; assign b_temp = b; AND gate1(a_temp,b_temp,out2); NAND gate2(a_temp,b_temp,out1);
荥阳市17166359079： verilog程序 - ？
闳甘硫酸： 1. sum是output 是不能加drive的,只有input 才能在测试文件中被赋值2. $monitor(＂A=%d,B=%d,INA=%d＂,a,b,ina); $monitor必须在inital语句里面!3. 你写的是组合逻辑的全加器 建议写写时序逻辑的全加器 对时序的理解和设计 才是重点
荥阳市17166359079： verilog中@是什么意思?有什么用? - ？
闳甘硫酸： 看看英文意思就能明白、助记.@读作at, 当...的时候.always, 总是,一直. always @(posedge CLK), 意思是:当CLK信号上升沿的时候,总是(执行下述语句)
荥阳市17166359079： verilog中的阻塞语句和非阻塞语句什么区别 - ？
闳甘硫酸： 般说always@()括号边沿敏信号always块使用阻塞赋值always @()括号电平敏信号always块使用非阻塞赋值并绝般情况 SR
荥阳市17166359079： verilog仿真文件怎么写 - ？
闳甘硫酸： 你就把仿真文件当做一个普通的模块来写好了,特别的地方是这个模块没有输入和输出,然后它需要实例化你的被测试模块,然后还需要提供时钟,复位和相关的输入信号就好了.
荥阳市17166359079： verilog mux仿真测试文件怎么写？
闳甘硫酸： module mux21(a,b,c,sel); input a; input b; output c; input sel; reg c; always @(a or b or c or sel) begin case(sel) 1'b0:c=a; 1'b1:c=b; endcase end endmodule//test.................module mux21_tb; reg a; reg b; reg sel; initial begin a=1'b0; b=1'b1; sel=1'b0; ...
荥阳市17166359079： 如何用ultraedit高亮语法显示verilog - ？
闳甘硫酸： 在wim7下安装了ultraedit,用来编辑verilog时看上去都是灰灰的,于是google了一下,发现只要把一段模板放在wordfile文件里就可以了,但是把模板代码放入ultraedit下安装目录中的 wordfilet中后打开verilog还是没有语法高亮显示.于是自己看了...
