verilog 语言 综合与不可综合的一道题
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可综合指那些可以综合成FPGA（ASIC）中某种结构的语言要素。而不可综合则主要用于设计的验证、仿真。比如流行的quartusII软件只支持可综合的verilog语言，因为它编译分配时使用已有的逻辑器件，如cyclone等等。
特别是在testbench中应用非常普遍，也是做初始化用的 测试模块的功能时，给模块提供激励信号。initial语句是不可综合的，只是一种仿真模拟。 测试
A, D, E可以综合的有： generate， for，function
不可综合的有：while，wait
妫堵氧氟： 编译与综合是不同的.综合就说明你编的代码可以对应出具体电路.
芒康县13637912251： verilog综合是什么意思 - ？
妫堵氧氟： 可综合指那些可以综合成FPGA(ASIC)中某种结构的语言要素.而不可综合则主要用于设计的验证、仿真.比如流行的quartusII软件只支持可综合的verilog语言,因为它编译分配时使用已有的逻辑器件,如cyclone等等.
芒康县13637912251： vhdl中可综合和不可综合是什么意思 - ？
妫堵氧氟： vhdl中可综合和不可综合的意思是: 可综合是指vhdl语言编码没有逻辑错误,没有语法错误,可以被编译器成功编译成中间代码.不可综合是指语言代码有逻辑错误或者语法错误,不能成功进行编译.VHDL全名Very-High-Speed Integrated ...
芒康县13637912251： 关于verilog中语句可不可综合 - ？
妫堵氧氟： 特别是在testbench中应用非常普遍,也是做初始化用的 测试模块的功能时,给模块提供激励信号.initial语句是不可综合的,只是一种仿真模拟. 测试
芒康县13637912251： verilog中的“综合”究竟是什么含义? - ？
妫堵氧氟： 通俗的来讲,“综合”就是把你用硬件描述语言描述的电路转换成实际能够实现的真实电路的过程.包括门级或者寄存器传输级甚至是开关级.综合就是把你写的rtl代码转换成对应的实际电路. 比如你写代码assign a=b&c; EDA综合工具就会去...
芒康县13637912251： Verilog 中什么是综合? 综合的常用工具有哪些? 综合和仿真对模块的编写风格的要求有什么不同? - ？
妫堵氧氟： verilog是硬件语言,并且提供了仿真功能 IC设计中常用的综合工具是Design Compiler 综合的时候,会涉及到可合成与否的问题,这在verilog里面有讲(哪些语句是可合成的,哪些是不可合成的;仿真的话,就需要用testbench去灌输激励到design中,看出现的结果是否为我们所期望的 -----> 所以说,综合和仿真对模块的编写风格要求的差异就是“是否可综合”
芒康县13637912251： 硬件编程语言verilong里面,“不可综合,仅用于仿真”是什么意思? - ？
妫堵氧氟： 不可综合是说:你写的verilog代码无法综合生成实际的电路,仅仅可以做为功能性的仿真用.
芒康县13637912251： verilog 语言 综合与不可综合的一道题 - ？
妫堵氧氟： A, D, E可以综合的有: generate, for,function 不可综合的有:while,wait
芒康县13637912251： 关于fpga/cpld的不可综合语句 - ？
妫堵氧氟： 你好1.不可综合语句既然不能对应生成电路,貌似是用来仿真的(可以这么说吧?),那么我们在程序中写它不就是没什么实际意义了么?反正不生成电路,写了反倒显得的程序复杂了,搞不清那些可综合那些不可以(我知道这么想不对,但是...
芒康县13637912251： 在FPGA 中,什么时候可以综合,什么时候不可以综合 - ？
妫堵氧氟： 要保证Verilog HDL赋值语句的可综合性,在建模时应注意以下要点:(1)不使用initial.(2)不使用#10.(3)不使用循环次数不确定的循环语句,如forever、while等.(4)不使用用户自定义原语(UDP元件).(5)尽量使用同步方式设计电路....
