FPGA的50Mhz分频为65536hz？

怎么把50M分频成65536Hz~

我们做设计都是围绕目标来开展工作的，精度是一个重要指标。我不知道楼主为什么不同意Sunray的回答。毕竟50MHz分频，1个脉冲的误差也就是0.02us，如果这个误差都不行，那楼主的精度指标要求还是很高的。
对于普通50MHz晶振而言，经sunray的分频得到的65536Hz，和直接采用65536Hz晶振给出的时钟，在使用的时候显现不出太大区别。换句话说由于晶振本身的误差，这个理论的误差还不是很重要。常见的50MHz晶振标：50.00，就是在出厂时，25度时准确到2个零。楼主可以看看这个误差是多少，这个还没有计算温漂和时漂，毕竟普通晶体振荡器的温漂和时漂都很大。
如果楼主的精度指标很高（如果用于个钟表、串口通讯等我看就算了），那么可以购买高精度温补晶振，上面有旋钮可以微调振荡频率，使振荡频率稳定在50,003,968Hz（可以763分频）上。如果还是不行，楼主自己也可以采用多个高稳定度的温补晶振源构成晶振组，并配合一系列的鉴相和补偿电路来实现高精度；如果还是不行就需要采用原子钟的方案了，借助GPS是个不错的主意，毕竟每个GPS卫星上的时钟都是铷时钟，可以引入秒脉冲校时电路。
但是如果楼主的振荡电路设计已经采用了很高标准，并且由于种种原因必须采用50MHz，不妨采用n个763分频然后1个762分频来补偿，这个程序也不算复杂。n取决于楼主的精度。

50MHz/65536=762.9Hz，这是我计算的结果，而65536等于2的16次方，即64K，所以分频的意思是64K分频，不是64分频，或者16位分频。

FPGA的时钟可以通过分频来调节其频率。如果要将50 MHz的时钟分频为65536 Hz，您可以使用一个称为除频器的电路来实现。除频器可以使用verilog或vhdl编写。如果您想要完整的代码，我建议您参考verilog或vhdl的文档，并查找相关的例子代码。选择使用verilog或vhdl取决于您的喜好。如果您不熟悉这两种语言，您可能需要学习一些基础知识，才能编写除频器的代码。
根据我的知识，FPGA（可编程逻辑阵列）可以通过分频来降低时钟频率，但我不确定您是否问的是50 MHz的时钟频率通过65536倍除法器分频得到的结果。如果是这样，那么结果应该是 762.5 Hz。
在 FPGA 中实现除法器需要使用特定的硬件电路，并使用一种叫做“位除法”的方法来进行除法运算。这种方法的基本原理是通过一系列的位移和减法运算来模拟除法运算。由于这需要设计硬件电路，所以无法提供完整的代码。
erilog 和 VHDL 是两种用于设计和描述电路和系统的高级语言。它们都可以用于 FPGA 设计，都有自己的优缺点。一般来说，Verilog 比较适合快速原型设计，而 VHDL 比较适合大型系统设计。对于您的具体需求，您需要根据您的经验和喜好来决定使用哪种语言。

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浙江省13041251790： 如何在fpga上实现将50M晶振频率分频为1HZ的信号? - ？
宥邦商品： 前面的你就自己写了 我就写关键的地方 reg [25:0] cnt; //cnt为计数寄存器 always @(posedge clk or negedge rst_n) //这里的clk为50M时钟输入 if(!rst_n) cnt<=26'd0; else if(cnt==26'd50000000) cnt<=26'd0; else cnt<=cnt+1'b1; 对verilog 我也不是很熟 我想的话 应该是这样写的 如果有错 还请指教 谢谢

浙江省13041251790： 设计一个FPGA计时器程序 - ？
宥邦商品： 先进行分频,如果的fpga是50MHZ的,那么 always @(posedge clk) begin if(count==18'b111110100000000000) begin clk25=~clk25;count<=25'b0; end else count<=count+1; end 下面的时钟都用clk25,进行十进制转换,比如,always @(...

浙江省13041251790： fpga关于分频的 代码 不明白 - ？
宥邦商品： 是不是2的4次方即16分频? 是的 一开始的时钟是50MHZ,那么clk_16的频率是不是50M/16? 是的 assign clk_16 = count[3]; 这句的意思是count的最高位送给clk_16 大概就是每来一个时钟count加1:0000 0001 0010 0011 0100 0101 0110 01111000 1001 1010 1011 1100 1101 1110 1111 第一行最高位是0 第二行最高位是116次计数出现一个周期,所以是16分频 如果代码改成 assign clk_8= count[2]; 就是8分频 自己想想吧.

浙江省13041251790： 怎么把50M分频成65536Hz - ？
宥邦商品： 我们做设计都是围绕目标来开展工作的,精度是一个重要指标.我不知道楼主为什么不同意Sunray的回答.毕竟50MHz分频,1个脉冲的误差也就是0.02us,如果这个误差都不行,那楼主的精度指标要求还是很高的.对于普通50MHz晶振而言,...

浙江省13041251790： 使用Verilog HDL实现50MHz分频为20MHz - ？
宥邦商品： 以下代码可以实现40%占空比的分频,供参考.//clk_50m, clk_20m, rst //cnt; reg [2:0] cnt;always@(posedge clk_50m)if(!rst)cnt <= 3'b0;else if (cnt >= 4'h4)cnt <= 3'b0;elsecnt <= cnt + 1'b1;always@(posedge clk_50m)if(!rst)clk_20m <= ...

浙江省13041251790： fpga的晶整是100MHz的,但要求设计的速度是38.4kbps,请问该怎么分频啊? - ？
宥邦商品： 如果接收端不提取时钟信号的话,你可以采用162.7分频,得到大约是38.414259373kHz的16倍频.而162.7分频电路是由1个162分频器、1个163分频器、再加上一个二选一多路选择器构成,每10个周期中,163分频器输出7个周期,162分频器输出3个周期.如果接收端提取时钟信号的话,就不用这么麻烦了,163分频就行了.

浙江省13041251790： stm32IO口使用 50Mhz的输出方式指的是什么 - ？
宥邦商品： (1). GPIO 引脚速度: GPIO_Speed_2MHz (10MHz, 50MHz) 又称输出驱动电路的响应速度: (芯片内部在I/O口的输出部分安排了多个响应速度不同的输出驱动电路,用户可以根据自己的需要选择合适的驱动电路,通过选择速度来选择不同的输出驱动模块

浙江省13041251790： FPGA Verilog 时钟分频问题 - ？
宥邦商品： 50000000/160000/2=156.25Hz 因为你这边是取反,高低电平要两个160000才是一个周期,所以要除以2 else if(cnt1 == FREQ_1) clk_out_r1

浙江省13041251790： CPLD,晶振是50MHZ的,怎么能分频得出15M,求大神指点.最好是附上VHDL语言程序 - ？
宥邦商品： 有3种办法:1. 直接利用开发工具(Quartus II或者ISE)中的IP Core将50MHz的时钟信号分频至15MHz;2. 先利用开发工具(Quartus II或者ISE)中的IP Core将50MHz的时钟信号3倍频至150MHz,然后再将其10分频,就得到15MHz的时钟分支信号了;3. 采用锁相环技术设计非整数分频电路,参阅《FPGA/CPLD应用设计200例》(上册)p.354~357,北京航空航天大学出版社2009年出版.

浙江省13041251790： fpga 时钟频率为50Mhz时每个音符对应频率 - ？
宥邦商品： 我可以告诉你标准的啦(音名A)的频率为444Hz.我拿信号发生器+音频功放试过,说实话不是很好听. 音符的频率和时钟频率没什么必然的联系吧.