编写一个基于verilog的十人投票表决器的程序。。

用verilog hdl语言设计一个9人表决器，五个人通过~

module voter9(pass,vote);
output pass;
input[8:0] vote;
reg[3:0] sum;
integer i;
reg pass;

always @(vote)
begin sum=0;
for(i=0;i<=8;i=i+1) //for 语句
if(vote[i]) sum=sum+1;
if(sum>4'b0100) pass=1; //若超过 4 人赞成，则 pass=1
else pass=0;
end
endmodule

module Vote (VOTEIN,CLK,RST,RESULT);
input CLK,RST;
input [9:0] VOTEIN;
output RESULT;
reg RESULT;
reg [3:0] votenum;
integer i;

always @ (posedge CLK or negedge RST)begin
if(!RST)
votenum <= 0;
else
for(i=0;i<10;i=i+1)
if (VOTEIN[i]==1'b1)
votenum<= votenum+ 1'b1;
end

always @ (posedge CLK or negedge RST)begin
if (!RST)
RESULT<=0;
else
if (4'b1001>votenum>4'b0101)
RESULT<=1'b1;
else
RESULT<=1'b0;
end
endmodule

module vote(vote1, vote2, vote3, vote4, vote5, vote6, vote7, vote8, vote9, vote10, go, result);
input vote1, vote2, vote3, vote4, vote5, vote6, vote7, vote8, vote9, vote10;
input go;

output result;

reg[3:0] sum;

always @ (*) begin

sum = vote1+vote2+vote3+vote4+vote5+vote6+vote7+vote8+vote9+vote10;
end

assign result = go ? ((sum<5) ? 1'b0 : 1'b1) : 1'bz;

endmodule

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施秉县19511145581： 求~ 10人表决器Verilog HDL程序,for循环语句写 - ？
离俭癃闭： int person[9]; int sum_a=0;//agree int sum_b=0;//disagree bit agree; int i=0; for(i=0;i<10;i++) beginif(person[i]==1)begin sum_a=sum_a+1; endelsebegin sum_b=sum_b+1; end end if(sum_a>=6) begin agree=1; end else begin agree=0; end

施秉县19511145581： 2 - 4译码器verilog语言编写程序实现功能 - ？
离俭癃闭： always @(*) begin case(input[1:0])2'b00:out = 4'b0001;2'b01:out = 4'b0010;2'b10:out = 4'b0100;2'b11:out = 4'b1000; endcase end

施秉县19511145581： 我用Verilog语言编写了一个FPGA的程序,程序里有主程序和子程序,连接主程序与子程序之间的输 - ？
离俭癃闭： main(){//定义switch(uMainCnt){case0:SubPrg1();//子程序1uMainCnt++;break;case1:SubPrg2();//子程序2uMainCnt++;break;default:uMainCnt=0;}}

施秉县19511145581： 编写程序统计各候选人的得票数,假定在选举中有6位候选人,有10个人参加投票(只能对一位候选人投票). - ？
离俭癃闭： 结构体赋初值的地方要加{}#include＂stdio.h＂#include＂string.h＂struct person{ char name[2...

施秉县19511145581： 求verilog语言分别编写一个8位的ram和rom存储器 - ？
离俭癃闭： ROM = read only memory RAM = Random Access Memory 这两个都是做存储用的. FPGA上面应该都有分布式RAM和块RAM,直接声明就可以用了. 楼主是意思是写一个接口?还是就用verilog去描述一个RAM和ROM?我明白你的意思了.你要写一个基于FPGA的存储器,对于RAM,在开发板上应该是有的,这个是现成的东西,你所要做的是,设计一定的接口电路,使其能和外部进行数据的接受和发送.如果非要说,用verilog描述ram,这个东西就是一堆寄存器组.所以你要根据ram和rom的时序要求、带宽要求来写一个interface,使得能够和外部交互.谢谢

施秉县19511145581： 一个简单的Verilog 编程 - ？
离俭癃闭： 根据你写的代码,你是用Verilog实现的一个四位的比较器.首先,你的代码主要的错误是数组B写成了b,因为Verilog中的变量名是区分大小写的;其次,代码比较冗余,如果要写比较器,直接写成这样就可以了.将F设置成wire类型,然后 assign F = (A > B) ? 1:0;

施秉县19511145581： Verilog编一个八位移位寄存器,单向的就可以了 - ？
离俭癃闭： module reg_8(clk,reset,data_in,data_out); input clk,reset; input data_in; output [7:0]data_out; always@(posedge clk) begin if(reset) data_outelse data_outend endmodule

施秉县19511145581： 想写一个一千进制计数器,有可逆的功能,用Verilog语言实现怎么写 - ？
离俭癃闭： module cnt(in,out,rst,clk,en,ld,ne);input [9:0] in; input rst,clk,en,ld,ne; ouput [9:0] out; reg [9:0] out; always@(posedge clk or negedge rst) begin if(!rst)//复位信号则清零 out<='b0; else if(!en)//使能端无效则不工作 out<='b0; else if(ld)//读数使能有效则...

施秉县19511145581： 用VERILOG语言编写一个计数器模型 - ？
离俭癃闭： 举个简单点的例子,设计一个4bit的计数器,在记到最大值时输出一个信号 module counter_16 ( input clk, input rst_n, input cnt_in ,output reg cnt_out ); reg [3:0] cnt; always @ (posedge clk or negedge rst_n) begin if (~rst_n) cnt <= 4'b0; else if (cnt_...

施秉县19511145581： 求助:verilog语言编写加法 - ？
离俭癃闭： 用verilog hdl 改成vhdl 就可以了 用状态机写的 /*信号定义: clk: 时钟输入; reset: 为系统复位信号; half_dollar: 代表投入5角硬币; one_dollar: 代表投入1元硬币; half_out: 表示找零信号; dispense: 表示机器售出一瓶饮料; collect: ...