【菜鸟求教：请用vhdl语言设计一个分频器。50分拜谢！！！】

【菜鸟求教：请用vhdl语言设计一个分频器。100分拜谢！！！】~

程序给你做出来了，完全符合你的要求。仿真的话时间用的太长，就仿了一个set1set2=00的50M的2500分频20k的，图也给你贴出来，不过频率太高，图片已经看不出clk的波形了。
程序：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity fen is
port(
clk,set1,set2:in std_logic;
out1:out std_logic);
end ;
architecture arch of fen is
signal a:std_logic;
begin
process(clk)
variable data:integer range 0 to 50000;
begin
if clk'event and clk='1' then
if set1='0' and set2='0' then
if data=2500 then
data:=0;
a<= not a;
else
data:=data+1;
end if;
out1<=a;
elsif set1='0' and set2='1' then
if data=10000 then
data:=0;
a<= not a;
else
data:=data+1;
end if;
out1<=a;
elsif set1='0' and set2='1' then
if data=50000 then
data:=0;
a<= not a;
else
data:=data+1;
end if;
out1<=a;
end if;
end if;
end process;
end arch;

如果是Xilinx的FPGA的话，可以用DCM来实现。非常方便。

如果是做IP的话，估计要用锁相环了。

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY fre_div IS
PORT(clk32mhz : IN STD_LOGIC;
fq1 : OUT STD_LOGIC; --1hz
fq2 : OUT STD_LOGIC); --1Khz
END ;
ARCHITECTURE one OF fre_div IS

SIGNAL clk1hz,clk1khz:STD_LOGIC;
SIGNAL count : integer range 0 to 31999;

BEGIN
P1: PROCESS(clk32mhz)
VARIABLE clk_temp : STD_LOGIC;

BEGIN
IF (clk32mhz'event AND clk32mhz='1') THEN
IF(count=31999) THEN count <= 0;
ELSE count <= count +1;
END IF ;
END IF ;
IF (count<16000) THEN
clk_temp := '0';
ELSE
clk_temp := '1';
END IF;
clk1khz <=clk_temp ;
END PROCESS P1;

fq2<=clk1khz;

P2: PROCESS(clk1khz)
vARIABLE clk_temp2 : STD_LOGIC;
VARIABLE count2 : integer range 0 to 499;
BEGIN
IF (clk1khz'event AND clk1khz='1') THEN
IF(count2=499) THEN
count2 := 0;
ELSE
count2 := count2 +1;
END IF ;
END IF ;
IF(count2=499) THEN
clk_temp2 :=NOT clk_temp2;
END IF;
clk1hz <= clk_temp2;
END PROCESS P2;

fq1<=clk1hz;

END ;

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路桥区18330278386： 【菜鸟求教:请用vhdl语言设计一个分频器.50分拜谢!!!】 - ？
里狱弗奇： 程序给你做出来了,完全符合你的要求.仿真的话时间用的太长,就仿了一个set1set2=00的50m的2500分频20k的,图也给你贴出来,不过频率太高,图片已经看不出clk的波形了.程序:library ieee; use ieee.std_logic_1164.all; use ieee.std_...

路桥区18330278386： 用VHDL语言设计一个三输入与门如题 ？
里狱弗奇： ENTITY AND3 IS PORT(a,b,c: IN bit; y: OUT bit);END;ARCHITECTURE rtl OF AND3 ISBEGIN y END;

路桥区18330278386： 急求:用vhdl语言设计一个码重计算器 要求:输入一个16位的矢量数据,统计矢量中＂1＂的个数,并输出结果 - ？
里狱弗奇： 你可以用一个变量 i 和一个计数器 counter实现这个功能,假设你的数据n是std_logic_vector格式,你只需要在判断n(i)是不是等于1,是的话counter+1,然后 i:=i+1,最后输出 counter的值

路桥区18330278386： VHDL语言设计一位二进制全加器,用行为描述 - ？
里狱弗奇： ENTITY full_adder IS PORT(a,b,c_in;IN Bit; sum,c_out;OUT Bit);END full_adder;ARCHITECTURE behavioural OF full_adder IS BEGIN PROCESS(a,b,c_in) BEGIN IF(a OR b OR c_in)='0' THEN sumc_outELSIF(a AND b AND c_in)='1' ...

路桥区18330278386： 用VHDL语言设计一个异步复位、同步置数的十二进制加法计数器. - ？
里狱弗奇： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL;entity counter4 is port (clk : in std_logic;load : in std_logic;clr : in std_logic;up_down: in std_logic;DIN : in std_logic_vector(3 downto 0);DOUT : ...

路桥区18330278386： 请教各位高手帮忙用VHDL语言 设计一个2输入与非门,急急急急!!!! - ？
里狱弗奇： library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity yufei isport(a,b:in std_lo...

路桥区18330278386： 哪位高手帮我用VHDL语言设计一个高电平有效地8线 - 3线优先编码? ？
里狱弗奇： 8线—3线优先编码器 library ieee;use ieee.std_logic_1164. all;entity encoder8_3 is port(a7,a6,a5,a4,a3,a2,a1,a0:in std_logic; y:out std_logic_vector(2 downto 0));end ...

路桥区18330278386： 急求 用vhdl语言设计一个能够实现任意整数进制的计数器 - ？
里狱弗奇： if rising_edge(clk) then if cnt'0');else cnt END IF; END IF; N改成你所要的进制数值,如10,16,8等,当然cnt需要定义成信号向量

路桥区18330278386： 你好 我看到您比较擅长编程方面 能告诉我“用VHDL语言设计一个带使能输入及异步清零的十三进制计数器” - ？
里狱弗奇： 程序如下:LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY cnt13 IS PORT( clr,clk,en:IN STD_LOGIC;--clr是清零,clk是时钟,en是使能输入 o:OUT STD_...

路桥区18330278386： 用VHDL语言设计一个具有异步置0的四位寄存器 - ？
里狱弗奇： ENTITY register_4 IS GENERIC(len:Integer := 4 ); PORT(clrb,clk:IN Bit; d:IN Bit_vector(len-1 DOWNTO 0); q:OUT Bit_vector(len-1 DOWNTO 0)); END register_4; ARCHITECTURE behavior OF register_4 IS BEGIN PROCESS(clrb,clk) BEGIN IF clrb='0' THEN q '0'); ELSIF clk'Event AND clk='1' THEN qEND IF; END PROCESS; END behavior;