【菜鸟求教:请用vhdl语言设计一个分频器。50分拜谢!!!】
程序给你做出来了,完全符合你的要求。仿真的话时间用的太长,就仿了一个set1set2=00的50M的2500分频20k的,图也给你贴出来,不过频率太高,图片已经看不出clk的波形了。
程序:
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity fen is
port(
clk,set1,set2:in std_logic;
out1:out std_logic);
end ;
architecture arch of fen is
signal a:std_logic;
begin
process(clk)
variable data:integer range 0 to 50000;
begin
if clk'event and clk='1' then
if set1='0' and set2='0' then
if data=2500 then
data:=0;
a<= not a;
else
data:=data+1;
end if;
out1<=a;
elsif set1='0' and set2='1' then
if data=10000 then
data:=0;
a<= not a;
else
data:=data+1;
end if;
out1<=a;
elsif set1='0' and set2='1' then
if data=50000 then
data:=0;
a<= not a;
else
data:=data+1;
end if;
out1<=a;
end if;
end if;
end process;
end arch;
如果是Xilinx的FPGA的话,可以用DCM来实现。非常方便。
如果是做IP的话,估计要用锁相环了。
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY fre_div IS
PORT(clk32mhz : IN STD_LOGIC;
fq1 : OUT STD_LOGIC; --1hz
fq2 : OUT STD_LOGIC); --1Khz
END ;
ARCHITECTURE one OF fre_div IS
SIGNAL clk1hz,clk1khz:STD_LOGIC;
SIGNAL count : integer range 0 to 31999;
BEGIN
P1: PROCESS(clk32mhz)
VARIABLE clk_temp : STD_LOGIC;
BEGIN
IF (clk32mhz'event AND clk32mhz='1') THEN
IF(count=31999) THEN count <= 0;
ELSE count <= count +1;
END IF ;
END IF ;
IF (count<16000) THEN
clk_temp := '0';
ELSE
clk_temp := '1';
END IF;
clk1khz <=clk_temp ;
END PROCESS P1;
fq2<=clk1khz;
P2: PROCESS(clk1khz)
vARIABLE clk_temp2 : STD_LOGIC;
VARIABLE count2 : integer range 0 to 499;
BEGIN
IF (clk1khz'event AND clk1khz='1') THEN
IF(count2=499) THEN
count2 := 0;
ELSE
count2 := count2 +1;
END IF ;
END IF ;
IF(count2=499) THEN
clk_temp2 :=NOT clk_temp2;
END IF;
clk1hz <= clk_temp2;
END PROCESS P2;
fq1<=clk1hz;
END ;
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魔方从菜鸟到高手是怎么训练出来的?
少发帖。在那补充一下相关的魔方知识。而学习CFOP、我推荐首先去理解F、最好是有魔友能当面指导、这样理解起来就很快了。理解F是一个漫长的过程、在理解F的同时、背公式也不能落下。先背完OLL21-27、然后再去背所有的PLL。这里提一点、在背完OLL21-27后可以去试着理解一下VH-F2L。
能用老电脑连接到电视机上看网上的电影吗
这个是可以的,老电脑的话,你的电脑接显示器那个地方应该有个圆口的插口,那个叫S端子接口,你可以去买一根S端子连接线,就可以,线的另一头接在电视的也有一个类似的接口,这时,电视的作用就是一台显示器,并且重要一步是,你要把电视视频模式打在S-VH大概的模式下就可以了 ...
摩托125是啥意思,啥配置,我是菜鸟,高手说详细点。
0.125升的排量。
用UG打开400M的汽车三维数模需多大配置电脑,什么系统
希望你仔细的对比下各位的答案。你选不选我为答案无所谓,我只能给你说:给你的这个配置不会让你买到了后悔,不会花钱买了没有性价比的东西,不会让你花冤枉钱。因为我也是你这样从菜鸟过来的,被黑了N次,久病成良 医呵呵,我用心的为你配置。最后罗嗦一下:本报价的总价是商家肯定卖得出来的...
HP 4411S(VH425)和联想Y450A TFO(H)联想Y450A TFO(D)我适合那种_百度知 ...
再说一点,播放视频文件时也不仅仅是看显卡,还要看电脑上所装的解码器。不过装个暴风影音(现在不如以前好了,因为有广告)或者是QQ影音(我现在正在用,不错!有很多暴风影音没有的功能并且没广告)就几乎可以播放任何视频了。希望我混乱的回答可以帮助你,如有错误属于菜鸟个人意见,请见谅。
商务机的操作系统和一般家用的有什么不同吗
操作系统是完全一样的,基本现在机器带的操作系统都是VISTA BASIC版。随机的软件大多是一些计算机的控制管理软件,实话实说,没什么用,而且很占用开机速度。所谓的裸机,是指不带操作系统的机器,没有正版授权,所以要便宜一点,你只能使用盗版系统,除非你再单独购买正版操作系统(很贵)。你平时用的一些...
以i5 760为主的装机配置,请高人指点下是否合理
不组RAID,不显卡交火,不疯狂超频P55主板不值得考虑,你的用途先说清楚吧,针对应用的配置才叫配置,纯堆的只是钱多的没地方花才做的事情 你这套配置硬盘和显示器该换了 方便在线交流么,你的Q号在消息中留言,直接发消息过来
求WOW3.13 平衡德、奶德的天赋加点图。
http:\/\/wow.duowan.com\/tf\/dly.html?talent=0xRfuiIscdIAhoh 平衡DPS相对高的就是这个天赋了 当然,该天赋是完全放弃了续航考虑的,因此有个大前提——JH是给自己用,队伍有SM的棒子,团里如果有惩戒、暗影更好 如果缺蓝,则可放弃2点荆棘,来把月光加满,甚至完全放弃荆棘多把最后1点加在梦境上...
CG125c摩托车活塞连杆能上下,左右用手摆动。
连杆左右摆动是正常,但上下按有松动就不行,1,会好响,2,影响活塞环寿命,最好更换…望采纳
独自喝酒的时候怎样才能让自己不要再喝了 ?
开始喝酒的时候便可怜兮兮的跟大家告罪,我真的是不能喝酒的,很抱歉,请原谅,最好有一两个同伙在旁客串证明确实是酒场菜鸟,喝的时候别人会自然相让,你喝半杯吧我喝一杯,这样来来去去一些回合,高手倒下了,菜鸟还在喝。 注意事项:此方法适应不太熟悉或新交的朋友,若是多年老友死党早看清楚你的底细了,再装可...
里狱弗奇: 程序给你做出来了,完全符合你的要求.仿真的话时间用的太长,就仿了一个set1set2=00的50m的2500分频20k的,图也给你贴出来,不过频率太高,图片已经看不出clk的波形了.程序:library ieee; use ieee.std_logic_1164.all; use ieee.std_...
路桥区18330278386: 用VHDL语言设计一个三输入与门如题 ?
里狱弗奇: ENTITY AND3 IS PORT(a,b,c: IN bit; y: OUT bit);END;ARCHITECTURE rtl OF AND3 ISBEGIN y END;
路桥区18330278386: 急求:用vhdl语言设计一个码重计算器 要求:输入一个16位的矢量数据,统计矢量中"1"的个数,并输出结果 - ?
里狱弗奇: 你可以用一个变量 i 和一个计数器 counter实现这个功能,假设你的数据n是std_logic_vector格式,你只需要在判断n(i)是不是等于1,是的话counter+1,然后 i:=i+1,最后输出 counter的值
路桥区18330278386: VHDL语言设计一位二进制全加器,用行为描述 - ?
里狱弗奇: ENTITY full_adder IS PORT(a,b,c_in;IN Bit; sum,c_out;OUT Bit);END full_adder;ARCHITECTURE behavioural OF full_adder IS BEGIN PROCESS(a,b,c_in) BEGIN IF(a OR b OR c_in)='0' THEN sumc_outELSIF(a AND b AND c_in)='1' ...
路桥区18330278386: 用VHDL语言设计一个异步复位、同步置数的十二进制加法计数器. - ?
里狱弗奇: LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL;entity counter4 is port (clk : in std_logic;load : in std_logic;clr : in std_logic;up_down: in std_logic;DIN : in std_logic_vector(3 downto 0);DOUT : ...
路桥区18330278386: 请教各位高手帮忙用VHDL语言 设计一个2输入与非门,急急急急!!!! - ?
里狱弗奇: library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity yufei isport(a,b:in std_lo...
路桥区18330278386: 哪位高手帮我用VHDL语言设计一个高电平有效地8线 - 3线优先编码? ?
里狱弗奇: 8线—3线优先编码器 library ieee;use ieee.std_logic_1164. all;entity encoder8_3 is port(a7,a6,a5,a4,a3,a2,a1,a0:in std_logic; y:out std_logic_vector(2 downto 0));end ...
路桥区18330278386: 急求 用vhdl语言设计一个能够实现任意整数进制的计数器 - ?
里狱弗奇: if rising_edge(clk) then if cnt'0');else cnt END IF; END IF; N改成你所要的进制数值,如10,16,8等,当然cnt需要定义成信号向量
路桥区18330278386: 你好 我看到您比较擅长编程方面 能告诉我“用VHDL语言设计一个带使能输入及异步清零的十三进制计数器” - ?
里狱弗奇: 程序如下:LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY cnt13 IS PORT( clr,clk,en:IN STD_LOGIC;--clr是清零,clk是时钟,en是使能输入 o:OUT STD_...
路桥区18330278386: 用VHDL语言设计一个具有异步置0的四位寄存器 - ?
里狱弗奇: ENTITY register_4 IS GENERIC(len:Integer := 4 ); PORT(clrb,clk:IN Bit; d:IN Bit_vector(len-1 DOWNTO 0); q:OUT Bit_vector(len-1 DOWNTO 0)); END register_4; ARCHITECTURE behavior OF register_4 IS BEGIN PROCESS(clrb,clk) BEGIN IF clrb='0' THEN q '0'); ELSIF clk'Event AND clk='1' THEN qEND IF; END PROCESS; END behavior;